特許

J-GLOBAL ID：200903010327900669

電界効果型半導体装置およびその製造方法

発明者： 藤井 栄美 ,  冨永 久昭
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 福島 祥人
公報種別：公開公報
出願番号（国際出願番号）：特願平11-026649
公開番号（公開出願番号）：特開2000-223504
出願日： 1999年02月03日
公開日（公表日）： 2000年08月11日
要約：

【要約】【課題】 ソース抵抗およびゲート抵抗を低減し、十分なゲート耐圧を保ちつつ、ゲート容量を低減し、高精度にかつ歩留りよく形成することができるT型ゲート電極を備えた電界効果型半導体装置およびその製造方法を提供することである。【解決手段】 n-Al0.22Ga0.78As層5上にn-GaAs第1ドープ層6、Al0.22Ga0.78Asサイドエッチング防止層7およびn-GaAs第2ドープ層8が順に積層される。第2ドープ層8、サイドエッチング防止層7および第1ドープ層6の中央部の領域にn-Al0.22Ga0.78As層5が露出するように凹部が形成される。凹部内の露出したn-Al0.22Ga0.78As層5上にT型ゲート電極11が形成される。サイドエッチング防止層7のエッチングレートは第1および第2ドープ層6,8のエッチングレートよりも小さい。

請求項（抜粋）：

第1の半導体層上に第2の半導体層、第3の半導体層および第4の半導体層が順に形成され、前記第4の半導体層、前記第3の半導体層および前記第2の半導体層に前記第1の半導体層が露出するように凹部が形成され、前記凹部内の前記第1の半導体層上に傘部および足部からなるT型のゲート電極が形成され、前記凹部内で前記第2の半導体層の側面と前記ゲート電極の足部の側面との間に間隙が形成され、前記凹部内で前記第3の半導体層の側面が前記ゲート電極の足部の側面に接し、前記ゲート電極の傘部が前記第3の半導体層の上面に延びたことを特徴とする電界効果型半導体装置。

IPC (8件)：

H01L 21/338 ,  H01L 29/812 ,  H01L 21/28 ,  H01L 21/28 301 ,  H01L 21/3065 ,  H01L 21/306 ,  H01L 21/308 ,  H01L 29/778

FI (8件)：

H01L 29/80 F ,  H01L 21/28 L ,  H01L 21/28 301 H ,  H01L 21/308 C ,  H01L 21/302 J ,  H01L 21/306 B ,  H01L 21/306 S ,  H01L 29/80 H

Fターム (63件)：

4M104AA04 ,  4M104AA05 ,  4M104BB11 ,  4M104BB14 ,  4M104CC01 ,  4M104CC03 ,  4M104DD08 ,  4M104DD10 ,  4M104DD34 ,  4M104DD68 ,  4M104DD78 ,  4M104FF07 ,  4M104FF27 ,  4M104FF28 ,  4M104GG12 ,  5F004AA03 ,  5F004BA04 ,  5F004BB13 ,  5F004DA11 ,  5F004DA18 ,  5F004DA26 ,  5F004DB19 ,  5F004DB20 ,  5F004DB21 ,  5F004DB26 ,  5F004EA09 ,  5F004EA10 ,  5F004EA17 ,  5F004EA23 ,  5F004EA28 ,  5F004EB02 ,  5F043AA14 ,  5F043BB07 ,  5F043DD15 ,  5F043DD20 ,  5F043FF01 ,  5F043FF02 ,  5F043GG10 ,  5F102FA01 ,  5F102FA03 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ05 ,  5F102GJ06 ,  5F102GK05 ,  5F102GL04 ,  5F102GM06 ,  5F102GN05 ,  5F102GN06 ,  5F102GN08 ,  5F102GQ01 ,  5F102GQ03 ,  5F102GR04 ,  5F102GR10 ,  5F102GS02 ,  5F102GS04 ,  5F102GT03 ,  5F102HB02 ,  5F102HB05 ,  5F102HB07 ,  5F102HC17 ,  5F102HC19