特許
J-GLOBAL ID：200903010361734964
温度に依存しない増幅器のオフセットトリミング回路
発明者：
,
出願人/特許権者：
代理人 (4件)：
浅村 皓
, 浅村 肇
, 清水 邦明
, 林 鉐三
公報種別：公表公報
出願番号（国際出願番号）：特願2008-519688
公開番号（公開出願番号）：特表2008-544727
出願日： 2006年06月29日
公開日（公表日）： 2008年12月04日
要約：
温度補償されたオフセット補正をする演算増幅器であり、第1および第2FETはゲートが入力信号を受けるように接続されると共に、第1バイアス電流を受けるように共に接続され、更に第1カレントミラーのそれぞれの側に接続されている。補正アンプは、第2バイアス電流を受けるよう、共に接続され、更に第2カレントミラー(MN1、MN2)のそれぞれ側に接続された第1および第2補正FET(MP1、MP2)を有する。両端に固定電圧を発生するように抵抗器(R2)が配置されており、この抵抗器の一方のターミナルは、第1補正FET1のゲートに接続されており、他方のターミナルは、第2補正FETのゲートに接続されている。第2補正FETから流れるエキストラ電流が第2カレントミラーを流れることを、カレントミラー作用により防止し、第3カレントミラーを形成するようなバイアス回路も設けられている。
請求項（抜粋）：
第1入力信号を受けるように接続されたゲートを有する第1入力電界効果トランジスタ(FET)および第2入力信号を受けるように接続されたゲートを有する第2入力FETを備え、前記第1および前記第2入力FETは、ソースおよびドレインの一方にある第1接続部にて、共に接続され、前記接続部にて第1バイアス電流を受けるようになっており、ソースおよびドレインの一方により第1カレントミラーのそれぞれの側に接続されているオペアンプ回路と、
ゲートを有する第1補正FETおよびゲートを有する第2補正FETを備え、前記第1および前記第2補正FETは、それらのソースおよびドレインの一方にて第2接続部にて共に接続され、前記接続部にて第2バイアス電流を受け、それらのソースおよびドレインの他方により第2カレントミラーのそれぞれの側に接続されている補正増幅回路と、
一方のターミナルが第1補正FETのゲートに接続されており、他方のターミナルは第2補正FETのゲートに接続されている、両端の間に固定された電圧を発生するようになっている抵抗器と、
第2カレントミラーを通って流れない、第2補正FETからの電流を流すように接続された第1バイアスFETと、
前記第1バイアスFETとカレントミラー構造に接続され、第3カレントミラーを形成すると共に、前記第1バイアスFETを通る電流を前記第1入力FETオヨビ前記第2入力FETの選択された一方にミラー化し、スケーリングするようになっている第2バイアスFETとを備えた、温度補償されたオフセット補正を行う演算増幅器。
IPC (2件)：
FI (2件)：
Fターム (20件)：
5J500AA01
, 5J500AA12
, 5J500AA47
, 5J500AC12
, 5J500AC13
, 5J500AF07
, 5J500AF10
, 5J500AF18
, 5J500AH10
, 5J500AH17
, 5J500AH39
, 5J500AK02
, 5J500AK06
, 5J500AK09
, 5J500AM21
, 5J500AT01
, 5J500DN01
, 5J500DN12
, 5J500DN23
, 5J500DP01
