特許
J-GLOBAL ID：200903010394818616
半導体記憶装置,同期型半導体記憶装置および画像処理システム
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-160265
公開番号（公開出願番号）：特開平6-195261
出願日： 1993年06月04日
公開日（公表日）： 1994年07月15日
要約：
【要約】【目的】 キャッシュシステムのみならずグラフィック処理分野においても利用することのできる半導体記憶装置を提供する。【構成】 半導体記憶装置はDRAM部分とSRAM部分とこのDRAM部分に含まれるDRAMアレイ(102)とSRAM部分に含まれるSRAMアレイ(104)との間のデータ転送のみならず外部とデータの入出力を行なう双方向データ転送回路106を含む。DRAMアレイの駆動およびDRAMアレイと双方向データ転送回路との間のデータ転送動作はDRAMコントロール回路(128)により制御される。SRAMアレイの駆動およびSRAMアレイと双方向データ転送回路との間のデータ転送およびデータの入出力動作はSRAMコントロール回路(132)により制御される。DRAMアレイに対するアドレスはDRAMアレイバッファ108へ与えられ、SRAMアレイにおけるメモリセル選択用アドレスはSRAMアドレスバッファ(116)へ与えられる。
請求項（抜粋）：
行および列のマトリックス状に配列された複数のダイナミック型メモリセルを備えるDRAMアレイと、第1のアドレスに応答して前記DRAMアレイにおける行を選択するための行選択手段と、第2のアドレスに応答して前記DRAMアレイにおける複数の列からなる列ブロックをする列ブロック選択手段とを含み、外部から与えられる制御信号に応答して前記DRAMアレイを駆動するための第1の制御手段を備え、前記列ブロック選択手段は前記行選択手段が活性状態にあり行を選択している期間の間繰返し異なる列ブロックを選択することが可能であり、行および列のマトリックス状に配列された複数のスタティック型メモリセルを備えるSRAMアレイと、前記第1および第2のアドレスと独立に与えられる第3のアドレスに応答して、前記SRAMアレイにおける複数のメモリセルのブロックを選択するメモリセル選択手段を含み、外部から与えられる第2の制御信号に応答して前記第1の制御手段と独立に前記SRAMアレイを駆動するための第2の制御手段と、データ転送指示に応答して、前記DRAMアレイにおける選択された列ブロックと前記SRAMアレイにおける選択されたメモリセルブロックとの間でのブロック単位でのデータ転送を行なうためのデータ転送手段とを備える、半導体記憶装置。
IPC (2件)：
引用特許：
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