特許
J-GLOBAL ID：200903010438257544
演算増幅回路
発明者：
出願人/特許権者：
,
代理人 (1件)：
恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平7-018154
公開番号（公開出願番号）：特開平8-213850
出願日： 1995年02月06日
公開日（公表日）： 1996年08月20日
要約：
【要約】【目的】本発明はトランジスタのしきい値の変動による負荷駆動能力の低下及び消費電力の増大を防止し得る演算増幅回路を提供することを目的とする。【構成】バイアス回路5は、抵抗と、MOSトランジスタとの合成抵抗からバイアス電圧を生成する。増幅回路7は入力信号IN1,IN2に基づく出力信号を出力する。レベルシフト回路8はバイアス電圧に基づいて、増幅回路7の出力電位をレベルシフトする。CMOS出力回路9はトランジスタのゲートに増幅回路7の出力信号と、レベルシフト回路8の出力信号とを入力する。MOSトランジスタのしきい値の変化によるバイアス電圧の変動に基づいて、レベルシフト回路8の出力電位をバイアス電圧の変動と同方向に変動させる補償回路6が、バイアス回路5とレベルシフト回路8との間に介在される。
請求項（抜粋）：
抵抗とMOSトランジスタとから構成され、該抵抗と、MOSトランジスタのしきい値に基づくオン抵抗との合成抵抗から一定のバイアス電圧を生成して出力するバイアス回路と、入力信号を増幅して出力する増幅回路と、前記バイアス電圧に基づいて、前記増幅回路の出力電位をレベルシフトするレベルシフト回路と、高電位側電源と低電位側電源との間にPチャネルMOSトランジスタとNチャネルMOSトランジスタとを直列に接続し、前記トランジスタのゲートに前記増幅回路の出力信号と、前記レベルシフト回路の出力信号とを入力するとともに、両トランジスタのドレインから出力信号を出力するCMOS出力回路と、前記バイアス回路のMOSトランジスタのしきい値の変化によるバイアス電圧の変動に基づいて、前記レベルシフト回路の出力電位を前記バイアス電圧の変動と同方向に変動させる補償回路を、前記バイアス回路とレベルシフト回路との間に介在させたことを特徴とする演算増幅回路。
IPC (4件)：
H03F 1/30
, G05F 3/24
, H03F 3/34
, H03F 3/45
