特許

J-GLOBAL ID：200903010480099401

半導体集積回路の設計方法及びこの設計方法により得られる半導体集積回路

発明者： 水野 洋 ,  田中 康弘 ,  前 洋一郎 ,  熊代 慎一
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-138535
公開番号（公開出願番号）：特開平9-321146
出願日： 1996年05月31日
公開日（公表日）： 1997年12月12日
要約：

【要約】【課題】 CMOS論理とパストランジスタ論理との両レイアウトセルが混在しても、速度、面積又は消費電力に優れた半導体集積回路を設計する。【解決手段】 パストランジスタ論理のレイアウトセルライブラリ102には、CMOS論理で構成した場合と比較して、面積、遅延、消費電力の少なくとも一項目以上が小さく構成される、排他的論理和回路、全加算器、セレクター等のレイアウトセルが予め記憶される。CMOS論理のレイアウトセルライブラリ103には、NAND回路等の基本論理のレイアウトセルが予め記憶される。ネットリスト101が与えられたとき、パストランジスタ論理のレイアウトセルライブラリ102及びCMOS論理のレイアウトセルライブラリ103から各々最適なレイアウトセルを選択し、それ等のレイアウトセルを混在させ、自動配置配線110を行なって、ブロックレイアウト104を生成する。

請求項（抜粋）：

CMOS論理で構成した場合と比較し、面積、遅延、消費電力の少なくとも一項目以上が小さく構成されるパストランジスタ論理レイアウトセルを予め記憶すると共に、パストランジスタ論理で構成した場合と比較し、面積、遅延、消費電力の少なくとも一項目以上が小さく構成されるCMOS論理レイアウトセルを予め記憶しておき、半導体集積回路の設計に際し、外部からネットリストを入力し、前記入力したネットリストに基いて、前記パストランジスタ論理レイアウトセル及び前記CMOS論理レイアウトセルを混在させて配置配線することを特徴とする半導体集積回路の設計方法。

IPC (2件)：

H01L 21/82 ,  G06F 17/50

FI (5件)：

H01L 21/82 C ,  G06F 15/60 656 Z ,  G06F 15/60 658 E ,  H01L 21/82 B ,  H01L 21/82 W