特許
J-GLOBAL ID：200903010517038319
シミュレーション方法及び装置
発明者：
出願人/特許権者：
代理人 (1件)：
後藤 洋介 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-208355
公開番号（公開出願番号）：特開平10-050849
出願日： 1996年08月07日
公開日（公表日）： 1998年02月20日
要約：
【要約】【課題】 基板内のウェル領域や電導領域に起因する寄生素子を精度よく抽出して回路シミュレーションを行うシミュレーション方法及び装置を提供すること。【解決手段】 まず第1の抽出モジュール2で半導体集積回路のレイアウトデータファイル1のレイアウトデータを参照して第1の情報ファイル3を作成する。次に第2の抽出モジュール4で、レイアウトデータ及び第1の情報ファイルを用いて、配線関連の寄生素子を含む第2の情報ファイル5を作成する。さらに第3の抽出モジュール6で、第2の情報ファイル5を用いて、配線関連並びに基板下の寄生素子を含む第3の情報ファイル7を作成する。こうしてレイアウトデータから抵抗値及び容量値を抽出して回路シミュレーションを行う。
請求項（抜粋）：
レイアウトデータから抵抗値及び容量値を抽出して回路シミュレーションを行うシミュレーション方法において、前記レイアウトデータのトランジスタとウェルコンンタクト配線及びサブコンタクト配線との位置関係をもとに、前記トランジスタのサブ端子間に存在する導電領域の寄生抵抗値及び寄生容量値を抽出することを特徴とするシミュレーション方法。
IPC (2件)：
FI (3件)：
H01L 21/82 W
, G06F 15/60 666 A
, G06F 15/60 666 S
