特許
J-GLOBAL ID：200903010554363068
半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
岡田 和秀
公報種別：公開公報
出願番号（国際出願番号）：特願平9-127221
公開番号（公開出願番号）：特開平10-321838
出願日： 1997年05月16日
公開日（公表日）： 1998年12月04日
要約：
【要約】【課題】ゲート電極やサイドウオールまでもがエッチングされず、半導体デバイスの微細化を容易に実現することができる半導体装置の製造方法を提供する。【解決手段】本発明にかかる半導体装置の製造方法は、Siからなる半導体基板1上にポリSiからなるゲート電極3を形成し、半導体基板1上にSiO2 膜またはSiN膜を堆積する工程と、SiO2 またはSi3N4からなるサイドウオール5をエッチング処理でもって形成し、半導体基板1内に不純物拡散領域6を形成する工程と、プラズマ処理またはCVD処理でもって半導体基板1上にSiC膜11を堆積する工程と、SiO2 からなる層間絶縁膜7をSiC膜11上に堆積する工程と、コンタクトホール8をエッチング処理でもって層間絶縁膜7内に形成する工程と、コンタクトホール8内に露出したSiC膜11をプラズマ処理でもって除去する工程とを含んでいる。
請求項（抜粋）：
シリコンからなる半導体基板上にポリシリコンからなるゲート電極を形成した後、ゲート電極を含む半導体基板上に酸化シリコン膜または窒化シリコン膜を堆積する工程と、酸化シリコンまたは窒化シリコンからなるサイドウオールをエッチング処理でもって形成した後、半導体基板内に不純物拡散領域を形成する工程と、プラズマ処理またはCVD処理でもってゲート電極及びサイドウオールを含む半導体基板上に炭化シリコン膜を形成する工程と、酸化シリコンからなる層間絶縁膜を炭化シリコン膜上に堆積する工程と、不純物拡散領域を露出させるコンタクトホールをエッチング処理でもって層間絶縁膜内に形成する工程と、コンタクトホール内に露出した炭化シリコン膜をプラズマ処理でもって除去する工程とを含んでいることを特徴とする半導体装置の製造方法。
IPC (2件)：
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