特許

J-GLOBAL ID：200903010559095304

半導体装置

発明者： 伊藤 明成
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 鈴木 喜三郎 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-174106
公開番号（公開出願番号）：特開平6-021405
出願日： 1992年07月01日
公開日（公表日）： 1994年01月28日
要約：

【要約】【構成】チップ 全面ゲ-ト敷き詰め型のゲ-トアレイ(Sea Of Gate)に於て、各セル間を配線する配線材の製造行程以前に、論理構成上必要ないゲ-ト領域に、論理構成上必要なゲ-ト領域に比べてより厚い層間膜、または1層以上の新たな層間膜を形成することを特徴とする。【効果】セル間配線材と半導体基板との容量を減少させ、ICとしての動作速度を上げる。また、新たに層間膜を設けることで平坦化が可能となり配線材の付き回りを改善することができる。

請求項（抜粋）：

チップ全面ゲ-ト敷き詰め型のゲ-トアレイ(Sea OfGate)において、各セル間を配線する配線材の製造行程以前に、論理構成上必要ないゲ-ト領域に、論理構成上必要なゲ-ト領域に比べてより厚い層間膜、または1層以上の新たな層間膜を有することを特徴とする半導体装置。

IPC (2件)：

H01L 27/118 ,  H01L 21/90