特許
J-GLOBAL ID：200903010590039846
ディレイ制御回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-149218
公開番号（公開出願番号）：特開平9-008617
出願日： 1995年06月15日
公開日（公表日）： 1997年01月10日
要約：
【要約】【目的】電源電圧や温度等の環境条件及びプロセスのばらつきに起因する遅延時間変動によるセンス感度低下を防止し、安定なDRAMアクセスを実現する。【構成】外部クロックCKと内部クロックCKiとの位相同期を行うとともにこの位相同期用の制御信号VLを出力するPLL回路1を備える。ディレイ回路21〜23の各々がそれぞれn,p,q個の縦続接続され制御信号VLの供給に応答して遅延時間を可変するディレイ単位素子131を備える。
請求項（抜粋）：
直列接続され各々第1および第2の遅延時間を有する第1,第2のディレイ回路を備え、入力信号と前記第1のディレイ回路を通過した第1の信号との第1のタイミング差と、前記第1の信号と前記第1および第2のディレイ回路を通過した第2の信号との第2のタイミング差をそれぞれ前記第1および第2の遅延時間に設定するディレイ制御回路において、外部から供給された第1のクロックを第1の分周比で分周した第1の分周信号と内部で発生する第2のクロックを第2の分周比で分周した第2の分周信号との位相同期を行うとともにこの位相同期用の制御信号を出力するクロック位相同期手段を備え、前記第1および第2のディレイ回路の各々が、それぞれ第1および第2の数の縦続接続され前記制御信号の供給に応答して遅延時間を可変する第1の単位遅延時間の第1のディレイ単位素子を備えることを特徴とするディレイ制御回路。
IPC (2件)：
FI (2件)：
引用特許：
審査官引用 (2件)
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特開昭59-063822
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特開昭61-039722
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