特許
J-GLOBAL ID：200903010597485167
高度な欠陥検出部を備えたCMOS回路構成の非正常性自己テスト方法
発明者：
出願人/特許権者：
代理人 (1件)：
矢野 敏雄 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願平6-518533
公開番号（公開出願番号）：特表平8-507142
出願日： 1994年02月03日
公開日（公表日）： 1996年07月30日
要約：
【要約】本発明は、高度な欠陥検出部を備えたCMOS回路構成の非正常性(異常状態)自己テスト方法に関し、その際線形フィードバックシフトレジスタを用いた自己テストと、スタチックな電流消費の検出およびテストすべき回路の区分化の原理との組み合わせが使用される。2つのテスト原理のこの組み合わせにより、有利にも、遅延エラー、高抵抗のブリッジエラーのようなパラメータ的なエラーおよびスタック・アト・エラー、スタック・オープン・エラーおよび低抵抗のブリッジエラーのような機能的なエラーを比較的僅かなハードウェア付加コストにおいて高度に検出することが可能になる
請求項（抜粋）：
高度な欠陥検出部を備えたCMOS回路構成の非正常性(異常状態)自己テスト方法において、 テストすべき回路は、入力レジスタ(E-LRSR)、出力レジスタ(A-LRSR)および組み合わせ論理回路(KL)から成り、ここにおいて入力レジスタ(E-LRSR)および出力レジスタ(A-LRSR)は多機能の、線形フィードバックシフトレジスタとして実現されかつ組み合わせ論理回路(KL)はスタチックなCMOS論理回路として実現され、かつテストフェーズの期間に、前記入力レジスタ(E-LRSR)はテスト刺激として疑似ランダムパターンを発生しかつ前記出力レジスタ(A-LRSR)はテスト作動時に前記組み合わせ論理回路(KL)のテスト応答をシグニチャに圧縮し、ここにおいて回路、殊に前記出力レジスタ(A-LRSR)の1次出力側におけるスタック・アト・エラー、スタック・オープン・エラー、ブリッジエラーおよび遅延エラーを捕捉検出するために前記テスト刺激に基づく回路の応答が観測され、かつ入力レジスタ(E-LRSR)、出力レジスタ(A-LRSR)または組み合わせ論理回路(KL)における高抵抗の短絡エラー、ブリッジエラーおよび冗長的な短絡エラーの捕捉検出のためのテストフェーズの期間に、回路の応答が部分電流センサによるスタチックな電流消費の検出によって観測される ことを特徴とする方法。
IPC (2件)：
G01R 31/28
, G06F 11/22 360
