半導体装置およびその製造方法

発明者： , , , ,
出願人/特許権者： ,
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願平10-200276
公開番号（公開出願番号）：特開2000-031415
出願日： 1998年07月15日
公開日（公表日）： 2000年01月28日
要約：

【要約】【課題】半導体装置の入出力容量値を、最大および最低規格あるいは顧客の要求に合わせて調整する。【解決手段】半導体基板1の主面に素子分離領域として機能する厚いシリコン酸化膜2を形成し、周辺回路領域のシリコン酸化膜2上に第1電極6を形成する。第1電極6は、メモリセル選択用MISFETQsのゲート電極4と同時に形成される。また、第1電極6と第2電極である半導体基板1とこれらに挟んで構成されるシリコン酸化膜2とは、平行板型の容量素子CAを構成する。そして、第1電極6は第3層配線M3のボンディングパッドBPに電気的に接続される。ボンディングパッドBPのボンディング部BP1に接続するか否かの選択はメタルスイッチ部BP2のパターンを変更して行う。

請求項（抜粋）：

半導体からなる基板または半導体層をその主面に有する基板と、前記基板の主面に形成され、素子分離領域を構成する第1絶縁膜と、前記第1絶縁膜で囲まれた前記基板の活性領域に形成された半導体素子と、ボンディングパッドおよび接地配線を含む金属配線とを有する半導体装置であって、前記基板上に形成された導電膜を第1電極とし前記半導体からなる基板または前記半導体層を第2電極とする容量素子を有し、前記第1電極が、前記ボンディングパッドまたは接地配線の何れかに電気的に接続されていることを特徴とする半導体装置。

IPC (6件)：

H01L 27/108 , H01L 21/8242 , H01L 21/3205 , H01L 21/8234 , H01L 27/088 , H01L 27/10 481

FI (5件)：

H01L 27/10 681 F , H01L 27/10 481 , H01L 21/88 Z , H01L 27/08 102 H , H01L 27/10 621 C

Fターム (75件)：

5F033AA12 , 5F033AA19 , 5F033AA29 , 5F033AA63 , 5F033AA64 , 5F033BA02 , 5F033BA12 , 5F033BA15 , 5F033BA25 , 5F033BA33 , 5F033BA37 , 5F033BA38 , 5F033CA05 , 5F033DA06 , 5F033DA07 , 5F033DA08 , 5F033DA14 , 5F033DA15 , 5F033DA35 , 5F033DA36 , 5F033DA38 , 5F033EA02 , 5F033EA05 , 5F033EA25 , 5F033EA28 , 5F048AB01 , 5F048AC01 , 5F048AC10 , 5F048BA01 , 5F048BA16 , 5F048BB08 , 5F048BB09 , 5F048BG01 , 5F048BG11 , 5F048DA27 , 5F083AD24 , 5F083AD48 , 5F083AD49 , 5F083AD60 , 5F083BS00 , 5F083EP00 , 5F083HA02 , 5F083JA04 , 5F083JA06 , 5F083JA19 , 5F083JA35 , 5F083JA38 , 5F083JA39 , 5F083JA40 , 5F083JA53 , 5F083JA56 , 5F083KA16 , 5F083KA20 , 5F083LA07 , 5F083LA18 , 5F083MA02 , 5F083MA06 , 5F083MA16 , 5F083MA17 , 5F083MA18 , 5F083MA20 , 5F083NA01 , 5F083PR23 , 5F083PR29 , 5F083PR40 , 5F083PR43 , 5F083PR44 , 5F083PR45 , 5F083PR53 , 5F083PR54 , 5F083PR55 , 5F083ZA03 , 5F083ZA20 , 5F083ZA23 , 5F083ZA29

前のページに戻る