半導体記憶装置およびその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：伊東忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-031611
公開番号（公開出願番号）：特開平7-240473
出願日： 1994年03月01日
公開日（公表日）： 1995年09月12日
要約：

【要約】【目的】半導体基板表面上に、メモりセルアレイ領域に対応して多重ウェル構造を有し、さらに多重ウェル構造に対応してリセス表面を形成された半導体記憶装置を、少ないマスク工程数で製造する半導体記憶装置の製造方法を提供することを目的とする。【構成】半導体基板表面を、第1の導電型のウェルが形成されたメモリセルアレイ中で逆導電型のウェルを形成する予定の領域を除き、マスクパターンで保護し、イオン注入を行なって前記逆導電型のウェルを前記第1の導電型のウェル内部に形成する。次いで、同一のマスクパターンを使って前記逆導電型のウェル表面を酸化し、厚い酸化膜を形成し、ついでこれをエッチングにより除去する。その際、前記逆導電型のウェルを形成する拡散工程と、前記厚い酸化膜を形成する酸化工程とは同時に実行される。

請求項（抜粋）：

第1の導電型を有する半導体基板表面の第1の領域に、第2の導電型を有する第1のウェルを形成する工程と;前記半導体基板表面上に、前記第1の領域中に含まれる第2の領域を露出するようにマスクパターンを形成するマスク工程と;前記半導体基板の表面に、前記第2の領域に対応して、前記マスクパターンをマスクとして、前記第1の導電型を形成する不純物を導入する不純物導入工程と;前記不純物を前記半導体基板中において拡散させて、前記第1のウェルの内部に、前記第2の領域に対応して、前記第1の導電型を有する第2のウェルを形成する拡散工程と;前記マスクパターンをマスクにして、前記基板の表面を酸化することにより、前記第2のウェル上に酸化物層を形成する酸化工程と;前記酸化物層を除去することにより、前記半導体基板上に、前記第2の領域に対応して、前記第1の領域の表面よりも低い高さレベルにリセス表面を形成するリセス工程とよりなることを特徴とする半導体記憶装置の製造方法。

IPC (2件)：

H01L 21/8242 , H01L 27/108

FI (2件)：

H01L 27/10 325 R , H01L 27/10 325 C

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