特許
J-GLOBAL ID：200903010656879840
半導体装置及びその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
竹村 壽
公報種別：公開公報
出願番号（国際出願番号）：特願平5-341901
公開番号（公開出願番号）：特開平7-169859
出願日： 1993年12月13日
公開日（公表日）： 1995年07月04日
要約：
【要約】【目的】 フォトレジストの合わせずれがあってもしきい値電圧が影響されること無く、チャネル幅などを変えてチャネルコンダクタンスを変化させることによって大容量で高集積化された多値ROMを有する半導体装置及びその製造方法を提供する。【構成】 セルアレイを構成するセルトランジスタは、半導体基板1に形成された1対のトレンチ15間に形成されている。半導体基板1上は、ゲート絶縁膜6で被覆されており、ソース/ドレイン領域40の間に形成されるチャネル領域14は、トレンチ側面部16、18及びトレンチ15間の平面部17から構成されている。チャネル領域14は、ポリシリコンゲート電極7によって被覆されている。チャネル領域14は3つの部分に分かれているので、ROMインプラで行なわれるチャネルコンダクタンスの調整は正確に行なわれる。
請求項（抜粋）：
主面に第1及び第2のトレンチが形成された半導体基板と、前記半導体基板主面に形成され、前記第1及び第2のトレンチを横切るようにその内部及び前記トレンチ間に形成されたソース/ドレイン領域と、前記半導体基板主面に形成されたゲート絶縁膜と、前記トレンチ間の平面部及びこの平面部の両端に連続する前記第1及び第2のトレンチの側面部の上であり、かつ、前記ソース/ドレイン領域上及びこのソース/ドレイン領域の間に前記ゲート絶縁膜を介して形成されたゲート電極とを備え、前記ソース/ドレイン領域間の前記ゲート電極下には、チャネル領域が形成されることを特徴とする半導体装置。
IPC (3件)：
H01L 21/8246
, H01L 27/112
, H01L 29/78
H01L 27/10 433
, H01L 29/78 301 H
