特許
J-GLOBAL ID：200903010673055053
アレイ型プロセッサ
出願人/特許権者：
代理人 (1件)： 丸山 隆夫
公報種別：公開公報
出願番号（国際出願番号）：特願2001-043202
公開番号（公開出願番号）：特開2001-312481
出願日： 2001年02月20日
公開日（公表日）： 2001年11月09日
要約：
【要約】【課題】 アレイ型プロセッサは、全ての処理をアレイ部で行おうとすると、各プロセッサエレメントにおいて、演算器ベースの処理とランダムロジック回路の処理という、異なった性質の処理を実現させる必要があり、大型化や処理性能が限定されてしまう。【解決手段】 プロセッサをアレイ状に並べたものをプログラマブルなスイッチで接続した構成をとり演算を主体として行うデータパス部102と、状態遷移手段の実現を容易とした構成をとり制御を行う状態遷移管理部101と、の二つを独立して持つことで、それぞれを処理目的に応じて特化した構成で実現し、演算と制御との両者を効率良く実装及び処理する。
請求項（抜粋）：
複数の演算状態間の遷移ルールが書き込まれた状態遷移テーブルを記憶する状態遷移テーブルメモリおよび、この状態遷移テーブルメモリを用いて前記複数の演算状態間の遷移を制御することにより、任意の時点における演算状態を決定するシーケンサ部を有する状態遷移管理部と、この状態遷移管理部で決定された演算状態に基づいて演算処理を行なう複数のプロセッサエレメント、および、前記状態遷移管理部で決定された演算状態に基づいて前記プロセッサエレメント間を接続する複数のプログラマブルスイッチエレメントを、二次元アレイ状に電気的に接続して構成されたデータパス部とを独立に具備し、前記プロセッサエレメントは、複数の命令コードを記憶する命令コードメモリと、この命令コードメモリから読み出された前記命令コードを解読する命令デコーダと、解読された前記命令コードに基づいて、前記演算処理を行なう演算部とを有し、かつ、前記プログラマブルスイッチエレメントは、前記プロセッサエレメントと前記プログラマブルスイッチエレメント間、及び/又は、前記プログラマブルスイッチエレメント相互間の接続構成を指示する接続構成情報を複数セット記憶する接続構成情報メモリを有していることを特徴とするアレイ型プロセッサ。
IPC (2件)：
FI (2件)：
Fターム (1件)：
引用特許：
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