特許

J-GLOBAL ID：200903010684664400

DRAMの製造方法

発明者： 長山 哲治
出願人/特許権者： ソニー株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平9-235970
公開番号（公開出願番号）：特開平11-087644
出願日： 1997年09月01日
公開日（公表日）： 1999年03月30日
要約：

【要約】【課題】 中空シリンダ型キャパシタの記憶ノード電極7とプラグ3のアライメントがずれた場合にも、犠牲パターンの除去に伴う層間絶縁膜1への損傷を回避し、DRAMの製造歩留りを改善する。【解決手段】 記憶ノード電極底部4bと記憶ノード電極側壁部6sの形成に使用される犠牲レジスト・パターン5を、フォトレジスト材料等の有機膜を用いて形成する。使用後の犠牲レジスト・パターン5は酸素プラズマを用いたアッシングにより除去するので、酸化シリコン(SiOx)よりなる層間絶縁膜1は何ら浸食されない。アライメントずれに起因して記憶ノード電極側壁部6sのエッチバック形成時に発生するプラグ3の浸食部E2も、製造歩留りに何ら影響を与えなくなるので、プロセス・マージンが拡大できる。

請求項（抜粋）：

層間絶縁膜に埋め込まれたプラグに接続する中空シリンダ型の記憶ノード電極を形成し、この記憶ノード電極をキャパシタ絶縁膜とプレート電極とで順次実質的にコンフォーマルに被覆することにより中空シリンダ型のキャパシタを形成するDRAMの製造方法であって、前記記憶ノード電極の少なくとも一部を、前記層間絶縁膜とエッチング特性の異なる材料からなる犠牲パターンの周囲にその形状を反映させるごとく形成し、しかる後に該犠牲パターンを除去することを特徴とするDRAMの製造方法。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

H01L 27/10 621 C ,  H01L 27/04 C