フラッシュメモリ素子の製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：中川周吉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-165856
公開番号（公開出願番号）：特開平10-093055
出願日： 1997年06月23日
公開日（公表日）： 1998年04月10日
要約：

【要約】 (修正有)【課題】フラッシュメモリ素子のゲート電極形成過程において誘電体膜の損傷を最小限にとどめることにより素子の特性を向上することにある。【解決手段】メモリセル領域Aと高電圧用トランジスタ領域Bのアクティブ領域に第1ポリシリコン層を残留させ、フィールド酸化膜を包含する全体構造上部にONO構造の誘電体膜を形成する。低電圧用トランジスタ領域Cに形成された誘電体膜を除去した後、洗浄する。低電圧用トランジスタ領域にゲ-ト酸化膜を形成した後、全体構造上部に第2ポリシリコン層を形成する。高電圧用トランジスタ領域に形成された第2ポリシリコン層及び誘電体膜を除去した後、洗浄する。シリコン基板の全体構造上部に第3ポリシリコン層及びシリサイド層を順次に形成して、パターニング工程を通じてメモリセル領域、高電圧用トランジスタ領域及び低電圧用トランジスタ領域にゲート電極を各々形成する。

請求項（抜粋）：

フラッシュメモリ素子の製造方法において、フィールド酸化膜によりメモリセル領域、高電圧用トランジスタ領域及び低電圧用トランジスタ領域に区分されたシリコン基板上に酸化膜を形成する段階と、メモリセル領域に形成された酸化膜を除去し、露出されたシリコン基板上にトンネル酸化膜を形成する段階と、フィールド酸化膜を包含する全体構造上部に第1ポリシリコン層を形成し、第1ポリシリコン層を一部除去し、メモリセル領域と高電圧用トランジスタ領域のアクティブ領域に第1ポリシリコン層を残留させる段階と、フィールド酸化膜を包含する全体構造上部にONO構造の誘電体膜を形成する段階と、低電圧用トランジスタ領域に形成された誘電体膜を除去した後、洗浄する段階と、低電圧用トランジスタ領域にゲート酸化膜を形成した後、全体構造上部に第2ポリシリコン層を形成する段階と、高電圧用トランジスタ領域に形成された第2ポリシリコン層及び誘電体膜を除去した後、洗浄する段階と、シリコン基板の全体構造上部に第3ポリシリコン層及びシリサイド層を順次に形成する段階と、パターニング工程を通じて高電圧用トランジスタ領域と低電圧用トランジスタ領域にゲート電極を各々形成する段階と、パターニング工程を通じてメモリセル領域にゲート電極を形成する段階とによりなるフラッシュメモリ素子の製造方法。

IPC (5件)：

H01L 27/115 , H01L 27/10 481 , H01L 21/8247 , H01L 29/788 , H01L 29/792

FI (3件)：

H01L 27/10 434 , H01L 27/10 481 , H01L 29/78 371

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