特許

J-GLOBAL ID：200903010738547420

半導体装置の製造方法

発明者： 安藤 厚博
出願人/特許権者： ソニー株式会社
代理人 (1件)： 服部 毅巖
公報種別：公開公報
出願番号（国際出願番号）：特願2001-183003
公開番号（公開出願番号）：特開2003-007676
出願日： 2001年06月18日
公開日（公表日）： 2003年01月10日
要約：

【要約】【課題】 底部がラウンド形状のトレンチを精度良く、かつ効率的に形成する。【解決手段】 シリコン基板11の上に第1のシリコン窒化膜12を形成した後、トレンチ14を形成し、次いで第2のシリコン窒化膜15を形成した後、異方性エッチングしてトレンチ14の底部にある第2のシリコン窒化膜15を除去し、等方性エッチングしてこの底部をラウンド形状とする。トレンチ14の底部がラウンド形状なので、熱処理時に結晶欠陥が発生せず、トランジスタのリークの発生を防止することができる。さらに、エッチングは異方性エッチング、等方性エッチングの2回であり、少ない工程数で効率的に、底部がラウンド形状のトレンチ14を形成することができる。さらに、トレンチ14の側壁が第2のシリコン窒化膜15で保護されているので、等方性エッチングの際、精度良くトレンチを形成することができる。

請求項（抜粋）：

半導体基板にトレンチを形成する半導体装置の製造方法において、半導体基板の上に、前記半導体基板に対してエッチング選択性を有する第1の膜を形成する工程と、前記第1の膜の上にレジストパターンを形成し、前記第1の膜と前記半導体基板とをエッチングしてトレンチを形成する工程と、前記半導体基板の全面に、前記半導体基板に対してエッチング選択性を有する第2の膜を形成する工程と、異方性エッチングして前記トレンチの底部に形成された前記第2の膜を除去する工程と、等方性エッチングして前記底部をラウンド形状とする工程と、を有することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/3065 ,  H01L 29/78

FI (2件)：

H01L 21/302 L ,  H01L 29/78 301 G

Fターム (26件)：

5F004AA16 ,  5F004BA04 ,  5F004BA20 ,  5F004BD01 ,  5F004CA06 ,  5F004DA01 ,  5F004DA04 ,  5F004DA16 ,  5F004DA23 ,  5F004DA26 ,  5F004DB01 ,  5F004DB07 ,  5F004EA07 ,  5F004EA29 ,  5F004EB04 ,  5F140AA24 ,  5F140AA26 ,  5F140AA39 ,  5F140AB01 ,  5F140AC32 ,  5F140BA01 ,  5F140BB02 ,  5F140BE07 ,  5F140BF04 ,  5F140BF43 ,  5F140BK21