特許

J-GLOBAL ID：200903010751495324

プリント基板のテスト容易化回路実装方式

発明者： 河村 一
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 後藤 洋介 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-272258
公開番号（公開出願番号）：特開平7-128398
出願日： 1993年10月29日
公開日（公表日）： 1995年05月19日
要約：

【要約】【目的】 高密度プリント基板の量産用自動テストを可能にし低コストで高品質プリント基板生産を実現することである。【構成】 一対の表面層2、信号層3、電源専用層4を有し、バウンダリスキャンLSI5の出力端子からバウンダリスキャンテスト制御信号用パターン10及びテストパターン入力並びに結果出力用のパターンを引き出して配線し、制御信号用パターン10の一部の配線はブラインドヴィアホールを使用して電源専用層4を経由させて行われる。非バウンダリスキャンLSIの出力端子から出力信号用パターン11を引き出して配線され、通常信号用パターンの配線は半貫通ヴィアホールを使用してそれぞれ独立に行われる。

請求項（抜粋）：

一対の電源専用層を有し、該電源専用層を挟み込むようにその両側に一対の第1及び第2の信号層、前記第1及び第2の信号層を挟み込むようにその両側に一対の第3及び第4の表面層を備え、前記第3の表面層にはパラレルシリアル変換手段、エッジコネクタ、バウンダリスキャンテストロジックを装備した複数の搭載LSI、及びバウンダリスキャンテストロジックを装備していない複数の搭載LSIが設けられ、前記電源専用層の一方の層を使用して前記バウンダリスキャンテストロジックを装備した複数の搭載LSIの出力端子からバウンダリスキャンテスト制御信号用パターン及びテストパターン入力並びに結果出力用のパターンを引き出して配線し、該制御信号用パターンの一部の配線はブラインドヴィアホールを使用して前記電源専用層の他方の層を経由させて行われ、前記電源専用層の他方の層を使用して前記バウンダリスキャンテストロジックを装備していない複数の搭載LSIの出力端子から出力信号用パターンを引き出して、該出力信号用パターンは前記パラレルシリアル変換手段を経由して前記エッジコネクタに配線され、通常信号用パターンの配線を前記第1の層と前記第3の層の間の貫通孔及び前記第2の層と前記第4の層の間の貫通孔を使用してそれぞれ独立に行うことを特徴とするプリント基板のテスト容易化回路実装方式。