特許

J-GLOBAL ID：200903010812576306

薄膜キャパシタの製造方法

発明者： 林 重徳 ,  山中 通成 ,  芝田 淳 ,  久保田 正文
出願人/特許権者： 松下電子工業株式会社
代理人 (1件)： 宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-058106
公開番号（公開出願番号）：特開2000-260940
出願日： 1999年03月05日
公開日（公表日）： 2000年09月22日
要約：

【要約】【課題】 下部電極の高さを確保でき、大きな電極面積を確保し高密度な薄膜キャパシタを実現する。【解決手段】 シリコン基板1上に、層間絶縁膜3、コンタクト部2、対シリコン拡散導電層4、Ru膜の下部電極層5を形成し、この上に、フォトレジスト8を用いてパターンニングしたSiO2 のハードマスク層7を形成する。ハードマスク層7をマスクとして酸素イオン注入を行い、下部電極層5に表面改質処理を行う。表面改質層12のエッチング速度が向上し、下部電極層5のハードマスク層7に対するエッチング選択比を向上でき、表面改質層12および下部電極層5をO2 /Cl2 ガス系を用いてエッチングし、角柱形状の下部電極層5を得る。さらに、対シリコン拡散導電層4をエッチングした後、誘電体層9としてTa2O5 膜、上部電極層10としてRu膜を堆積して薄膜キャパシタを得る。

請求項（抜粋）：

下部電極と上部電極との間に高誘電率材料または強誘電体材料からなる誘電体層を有する薄膜キャパシタの製造方法であって、半導体基板上に下部電極層を形成する第1の工程と、前記下部電極層上に密着層を形成する第2の工程と、前記密着層上にパターンニングされたハードマスク層を形成する第3の工程と、前記ハードマスク層をマスクとして前記密着層をエッチングする第4の工程と、前記ハードマスク層をマスクとして前記下部電極層をエッチングして前記下部電極にパターンニングする第5の工程と、前記下部電極を覆うように前記誘電体層を形成する第6の工程と、前記誘電体層上に前記上部電極を形成する第7の工程とを含むことを特徴とする薄膜キャパシタの製造方法。

IPC (4件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 27/108 ,  H01L 21/8242

FI (3件)：

H01L 27/04 C ,  H01L 27/10 621 B ,  H01L 27/10 651

Fターム (23件)：

5F038AC05 ,  5F038AC09 ,  5F038AC15 ,  5F038EZ13 ,  5F038EZ14 ,  5F038EZ15 ,  5F038EZ20 ,  5F083AD42 ,  5F083AD43 ,  5F083GA27 ,  5F083JA06 ,  5F083JA13 ,  5F083JA14 ,  5F083JA15 ,  5F083JA35 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083MA06 ,  5F083MA17 ,  5F083PR21 ,  5F083PR22 ,  5F083PR36