特許

J-GLOBAL ID：200903010836175680

半導体装置の製造方法

発明者： 後藤 広志
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-064095
公開番号（公開出願番号）：特開平5-267600
出願日： 1992年03月19日
公開日（公表日）： 1993年10月15日
要約：

【要約】【目的】 MOS-またはMIS-FET に係り, とくに, CMOS- またはCMIS-FETの電極形成方法に関し,ポリシリコンから成るゲート電極にp型の導電性を付与するために導入した硼素(B) がゲート絶縁層や下地の半導体結晶に拡散することを防止することを目的とする。【構成】 p型ゲートを有するMIS-FET を形成する領域およびn型ゲートを有するMIS-FET を形成する領域の半導体結晶表面にゲート絶縁層を形成したのちポリシリコン層を堆積する。次いで, 硼素(B) を含有する珪酸ガラス(BSG) または有機化合物から成る薄膜をこのポリシリコン層上に, p型ゲートを有するMIS-FET形成領域を覆いかつn型ゲートを有するMIS-FET 形成領域を表出するようにして形成し, この薄膜をマスクとして, ポリシリコン層の露出表面にn型不純物をイオン注入したのち, 上記薄膜およびポリシリコン層を表面熱処理して, 薄膜中の硼素(B) をポリシリコン層に固相拡散させるとともに, ポリシリコン中のn型不純物を活性化する。次いで, 薄膜を除去したのち, ポリシリコン層をゲート電極にパターニングする。

請求項（抜粋）：

p型チャネルを有する絶縁ゲート型電界効果トランジスタが形成される第1の領域とn型チャネルを有する絶縁ゲート型電界効果トランジスタが形成される第2の領域が画定された半導体基板の一表面にゲート絶縁層を形成する工程と,不純物がドープされていない半導体層を該ゲート絶縁層が形成された該半導体基板表面に形成する工程と,p型不純物を含有し且つ該半導体層に対して選択的に除去可能な材料から成り且つイオン注入におけるマスクとなる厚さを有する薄膜を該半導体層上に形成する工程と,該薄膜を少なくとも第1の領域に残し且つ該第2の領域から除去されるようにパターニングする工程と,前記パターニングされた該薄膜をマスクとして該第2の領域における該半導体層にn型不純物をイオン注入する工程と,該第2の領域における該半導体層中にイオン注入された該n型不純物を活性化するとともに該薄膜中の該p型不純物を拡散によって該第1の領域における該半導体層中に導入するための表面熱処理を該半導体層および薄膜に対して施したのち該薄膜を選択的に除去する工程とを含むことを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 27/092 ,  H01L 21/265

FI (2件)：

H01L 27/08 321 D ,  H01L 21/265 P