特許

J-GLOBAL ID：200903010846639790

集積回路のための埋設絶縁層を有する半導体基板

発明者： エルツグロイベール ハイデ ベー. ,  ボルツェ クラウス-デトゥレフ ,  グラボーラ トーマス ,  ヴォルフ アンドレ
出願人/特許権者： アイハーピー ゲーエムベーハー イノヴェーションズ フォー パフォーマンス マイクロエレクトロニクス インスティテュート フュア イノヴェーティブ マイクロエレクトロニクス
代理人 (1件)： 藤村 元彦 (外1名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-525928
公開番号（公開出願番号）：特表2001-527292
出願日： 1998年12月18日
公開日（公表日）： 2001年12月25日
要約：

【要約】本発明は、寄生容量性の影響を低減した集積回路及び、その製造方法に関している。本発明の目的は、寄生容量性の影響を低減した集積回路とその製造方法とを提案し、集積回路のそれぞれの要素の寄生容量性の影響は低減されている。それに加えて、現代のシーモス技術の接触及び導電系を実現するための技術的シーケンスは、製造の間、不利な影響を受けず、特に、追加的なプレーナ化行程は必要にならない。その目的は、少なくとも5マイクロメートルの厚さの少なくとも局所的に絶縁された層であって、集積回路の要素の領域に限られて、半導体基板に埋設された層によって実現される。寄生的影響及び使用されるシリコン基板の一定の電気的抵抗に依存する損失は相当に低減され、その結果、選択された埋設絶縁層の厚さに依存して、集積インダクタンスの質は従来のシーモスに依存するプレーナインダクタンスに較べると40%向上する。

請求項（抜粋）：

寄生容量性の影響を低減した集積回路であって、その半導体基板(8)に埋設されている部分絶縁層(7)が少なくとも5マイクロメートルの厚さであり、前記集積回路の特定の領域に局限されていることを特徴とする集積回路。

IPC (3件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 27/12

FI (3件)：

H01L 27/12 L ,  H01L 27/04 L ,  H01L 27/04 C

Fターム (4件)：

5F038AV06 ,  5F038AZ04 ,  5F038DF02 ,  5F038EZ20