特許

J-GLOBAL ID：200903010864277137

並列プロセツサ・システム及びこのシステムに使用されるスイツチの待ち行列構造

発明者： ヤーサン・フス ,  ロリイ・ダナ・ジャックソン
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 頓宮 孝一 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-099550
公開番号（公開出願番号）：特開平5-189391
出願日： 1992年04月20日
公開日（公表日）： 1993年07月30日
要約：

【要約】【目的】 ただ1つの多段相互結合網(MIN)を使用した並列コンピユータ・システムにおいて、デツドロツクの問題を解決する。【構成】 スイツチの待ち行列構造を有する相互結合された複数個のプロセツサ及びメモリ・エレメント(PME)を含むタイプの単一のネツトワークの並列プロセツサ・システムのためのスイツチの待ち行列が与えられる。スイツチの待ち行列は、並列プロセツサ・システム中のPMEの数と等しい数の複数個の入力ポートI、Jと複数個の出力ポートP、Qを含んでいる。複数個の同じ種類の段が入力ポートと出力ポートを相互接続している。

請求項（抜粋）：

複数個のプロセツサ/メモリ・エレメントがスイツチの待ち行列構造によつて相互結合されたタイプの単一ネツトワーク並列プロセツサ・システムにおいて、各プロセツサ/メモリ・エレメントはプロセツサ、メモリ及び上記スイツチの待ち行列のインターフエースを含んでおり、要求側のプロセツサ/メモリ・エレメントからのメモリ参照は、参照されたデータが存在する特定のプロセツサ/メモリ・エレメントに転送され、かつ、あたかも上記参照されたデータがローカル・メモリによつて発生されたかのように取り扱われる上記要求側のプロセツサ/メモリ・エレメントに応答が返還される、上記単一ネツトワーク並列プロセツサ・システムのためのスイツチの待ち行列構造であって並列プロセツサ・システム中のプロセツサ/メモリ・エレメントの数と同じ数の複数個の入力ポート及び複数個の出力ポートと、上記複数個の入力ポート及び上記複数個の出力ポートを相互結合する複数個の同一の段とから成り、当該段の各々が、応答メツセージをストアするための先入れ先出しレジスタの複数個の第1のグループを有することと、要求メツセージをストアするための先入れ先出しレジスタの複数個の第2のグループを有することと、先入れ先出しレジスタの上記第1及び第2のグループの各々は別個のプロトコルを使用することと、アドレスされたプロセツサ/メモリ・エレメントからメモリ要求に対する応答を要求側のプロセツサ/メモリ・エレメントへ経路指定し、かつ、プロセツサ/メモリ・エレメントからメモリ要求をアドレスされたプロセツサ/メモリ・エレメントへ経路指定するために、上記第1及び第2のグループの各々の先入れ先出しレジスタに接続された入力を有する複数個のマルチプレクサを有することを特徴とするスイツチの待ち行列構造。