特許

J-GLOBAL ID：200903010872427881

半導体集積回路装置

発明者： 北村 章太
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-069905
公開番号（公開出願番号）：特開2000-269467
出願日： 1999年03月16日
公開日（公表日）： 2000年09月29日
要約：

【要約】【課題】 トレンチアイソレーションを除去した部分に配線層を形成しても、この配線層が断線し難くなる構造を持つ半導体集積回路装置を提供すること。【解決手段】 p型シリコン基板1に形成され、素子領域8を区画するシャロートレンチ7と、シャロートレンチ7内に形成されたTEOS(STI)9と、少なくともゲート酸化膜2およびワード線WLを含む積層構造14と、積層構造14を間に挟んで、素子領域8に形成されたn型ソース領域Sおよびn型ドレイン領域Dと、トレンチ内のTEOS(STI)9に形成された、n型ソース領域Sを露出させる、最底面が素子領域8の表面よりも低い凹部22と、凹部22内に形成された、n型ソース領域Sどうしを電気的に接続する接続用導電層19を具備する。

請求項（抜粋）：

第1導電型の半導体基板に形成され、この第1導電型の半導体基板に第1、第2の素子領域を区画するトレンチと、前記トレンチ内に形成された、前記第1、第2の素子領域どうしを電気的に絶縁するための第1の絶縁物と、前記第1の素子領域の上、前記第1の絶縁物の上、および前記第2の素子領域の上それぞれにかけて形成された、少なくともゲート電極を含む構造体と、前記構造体を間に挟んで、前記第1、第2の素子領域それぞれに形成された、第2導電型のソース/ドレイン領域と、前記トレンチ内の第1の絶縁物に形成された、前記第2導電型のソース/ドレイン領域の一方を、前記第1、第2の素子領域それぞれで露出させる、最底面が前記第1、第2の素子領域の表面よりも低い凹部と、前記凹部内に形成された、前記第2導電型のソース/ドレイン領域の一方どうしを電気的に接続するための導電物とを具備することを特徴とする半導体集積回路装置。

IPC (5件)：

H01L 27/115 ,  H01L 21/76 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 434 ,  H01L 21/76 L ,  H01L 29/78 371

Fターム (35件)：

5F001AA23 ,  5F001AA43 ,  5F001AA62 ,  5F001AB08 ,  5F001AD12 ,  5F001AD52 ,  5F001AD60 ,  5F001AG07 ,  5F001AG10 ,  5F032AA34 ,  5F032AA44 ,  5F032AB03 ,  5F032CA17 ,  5F032DA25 ,  5F032DA33 ,  5F032DA34 ,  5F032DA78 ,  5F032DA80 ,  5F083EP23 ,  5F083EP27 ,  5F083EP55 ,  5F083EP56 ,  5F083EP77 ,  5F083JA04 ,  5F083JA35 ,  5F083JA39 ,  5F083JA53 ,  5F083KA11 ,  5F083KA12 ,  5F083KA13 ,  5F083KA14 ,  5F083NA01 ,  5F083PR29 ,  5F083PR39 ,  5F083PR40