特許
J-GLOBAL ID：200903010916138858

画素同期回路

発明者：
西野 政晃

西野 政晃 について


出願人/特許権者：
静岡日本電気株式会社

静岡日本電気株式会社 について


代理人 (1件)： 高橋 詔男 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-104618
公開番号（公開出願番号）：特開2000-298447
出願日： 1999年04月12日
公開日（公表日）： 2000年10月24日
要約：
【要約】【課題】 回路の動作周波数を上げることなく、安価にサンプリングクロックの位相を自動調整する。【解決手段】 ディレイ回路22は、ドットクロックPCLKにコントローラ25で設定された遅延を与え、サンプリングクロックSCLKを生成する。カウンタ24は、水平同期信号の立ち下がりから、デジタルビデオ信号DVの立ち上がりまでの、サンプリングクロック数を計測し、その計測結果DATAをコントローラ25に出力する。コントローラ25は、位相がずれたサンプリングクロックSCLKの各々に対する計測結果DATAを観測し、カウンタ24の計測結果が減少するサンプリングクロックのディレイ時間を求め、それに対してさらに位相が半周期ずれたディレイ時間を算出し、ディレイ回路22に設定する。
請求項（抜粋）：
ビデオ信号および同期信号に基づいて、該サンプリングクロックの位相を調整しながらビデオ信号をサンプリングするサンプリングクロックを生成する画素同期回路において、水平同期信号に基づいて、所定の遅延時間だけ位相がずれたサンプリングクロックを順次生成する生成手段と、前記生成手段により順次生成されるサンプリングクロックのうち、該サンプリングクロックの立ち上がりがビデオ信号の立ち上がりに一致するサンプリングクロックを検出するサンプリングクロック検出手段と、前記サンプリングクロック検出手段によって検出されたサンプリングクロックに対して、位相が半周期ずれたサンプリングクロックを出力するように、前記生成手段における遅延時間を設定する設定手段とを具備することを特徴とする画素同期回路。
IPC (3件)：
G09G 3/20 623 ,  G02F 1/133 505 ,  G09G 3/36
FI (3件)：
G09G 3/20 623 M ,  G02F 1/133 505 ,  G09G 3/36
Fターム (25件)：
2H093NC16 ,  2H093NC21 ,  2H093NC23 ,  2H093NC27 ,  2H093ND34 ,  2H093ND48 ,  5C006AA11 ,  5C006AC21 ,  5C006AF72 ,  5C006AF78 ,  5C006BB11 ,  5C006BC12 ,  5C006BF11 ,  5C006FA32 ,  5C006FA51 ,  5C080AA10 ,  5C080BB05 ,  5C080DD12 ,  5C080DD27 ,  5C080EE29 ,  5C080FF09 ,  5C080GG02 ,  5C080GG09 ,  5C080JJ02 ,  5C080JJ04
引用特許：
審査官引用 (3件)

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