特許
J-GLOBAL ID：200903010920155937
リードオンリメモリのセンス回路
発明者：
出願人/特許権者：
,
代理人 (1件)：
柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平6-031182
公開番号（公開出願番号）：特開平7-244995
出願日： 1994年03月01日
公開日（公表日）： 1995年09月19日
要約：
【要約】【目的】 低消費電力で、しかも、高速に、大容量のROMの情報を読み出すセンス回路を提供する。【構成】 PMOS13はビット線14を、PMOS16は基準電位線17をプリチャージ信号PC/に基づいてそれぞれ電源電位VCCのレベルに充電する。充電期間終了後、PMOS13,16はオフ状態になり、選択されたメモリセル1aのデータに応じてビット線14は放電或いは充電を始める。同時に、基準電位線17がNMOS18を介して放電を始めるが、この放電時間はビット線14の放電時間よりも長くなるように基準電位発生回路19の内部インピーダンス19bが調整されている。従って、センスアンプ15Aの第1及び第2の入力端子に微小な電位差が発生した時点から、有意のデータが出力信号S15Aとして出力される。
請求項（抜粋）：
第1及び第2の入力端子を有し、該第1の入力端子に入力されたビット線の電位及び該第2の入力端子に入力された基準電位間の電位差を検出するセンスアンプと、プリチャージ信号に基づいて導通し、導通状態のとき前記第1の入力端子を電源電位に接続してプリチャージする第1のMOSトランジスタとを備え、活性化された前記ビット線の電位変化に基づき、複数のワード線及びビット線を有したメモリセルアレイ中の選択されたメモリセルの保持データを判定するリードオンリメモリのセンス回路において、前記プリチャージ信号に基づいて導通状態が制御され、導通状態のとき前記第2の入力端子と前記電源電位とを導通する第2のMOSトランジスタと、基準電位を発生する基準電位発生手段と、前記第2のMOSトランジスタに対して相補的に動作し、導通状態のとき前記第2の入力端子と前記基準電位発生手段とを導通する第3のMOSトランジスタとを設け、前記基準電位発生手段は、前記第2のMOSトランジスタがオフ状態になったときに放電による前記第2の入力端子の電位の降下を前記ビット線の電位の降下よりも遅くする内部インピーダンスを有したことを、特徴とするリードオンリメモリのセンス回路。
IPC (2件)：
FI (2件)：
G11C 17/00 306 A
, G11C 17/00 520 B
