特許

J-GLOBAL ID：200903010929580355

半導体集積回路

発明者： 高野 宏
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願平4-215798
公開番号（公開出願番号）：特開平6-045908
出願日： 1992年07月22日
公開日（公表日）： 1994年02月18日
要約：

【要約】【目的】 MOSとロジック回路で構成した出力バッファの、ハイインピーダンス時における耐圧を高めるとともに、電源端子と出力端子との短絡を防止する。【構成】 電源端子6とGND端子11との間に一対のN型MOSトランジスタ7,8を縦続接続し、その接続点を出力端子10に接続し、各MOSトランジスタのゲートにロジック回路(3,4,5)を接続し、かつMOSトランジスタの接続点と出力端子との間にソース・ドレインを接続し、ゲートを電源端子に接続したN型MOSトランジスタ9を備える。このN型MOSトランジスタ9の電圧降下により、MOSトランジスタ8の耐圧を高め、かつMOSトランジスタ7の短絡を抑制する。

請求項（抜粋）：

電源端子とGND端子との間に一対のN型MOSトランジスタを縦続接続し、その接続点を出力端子に接続し、各MOSトランジスタのゲートにロジック回路を接続しするとともに、各MOSトランジスタの接続点と出力端子との間にソース・ドレインを接続し、ゲートを電源端子に接続したN型MOSトランジスタを備えることを特徴とする半導体集積回路。

IPC (3件)：

H03K 19/0175 ,  G11C 11/417 ,  H03K 17/16

FI (2件)：

H03K 19/00 101 J ,  G11C 11/34 305