特許
J-GLOBAL ID：200903010965280040

クロック遅延回路、およびデータ出力回路

発明者：
久保 浩紀

久保 浩紀 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (6件)： 前田 弘 ,  小山 廣毅 ,  竹内 宏 ,  竹内 祐二 ,  今江 克実 ,  原田 智雄
公報種別：公開公報
出願番号（国際出願番号）：特願2003-283289
公開番号（公開出願番号）：特開2005-050228
出願日： 2003年07月31日
公開日（公表日）： 2005年02月24日
要約：
【課題】 クロック遅延回路において、遅延時間が調整可能で高精度な位相のクロック信号を出力させる。【解決手段】 入力クロック信号S1は、遅延時間が約1周期の第1の可変遅延回路101、または遅延時間が微小な第2の可変遅延回路102を介してそれぞれ位相比較回路104に入力されて位相が比較され、その位相差がなくなるように、第1の可変遅延回路101の遅延時間が制御される。第1の可変遅延回路101を構成する何れかの遅延インバータからは、出力クロック信号S4が出力され、これに基づいて、出力回路106によりデータがラッチされ、出力データとして出力される。出力クロック信号S4の位相は、第2の可変遅延回路102の遅延時間を調整することによって、高い精度で調整することができる。【選択図】 図1
請求項（抜粋）：
直列に接続された複数の遅延素子を有し、入力クロック信号を第1の制御信号に応じて遅延させ、第1の遅延クロック信号を出力する第1の可変遅延回路と、 上記入力クロック信号を第2の制御信号に応じて遅延させ、第2の遅延クロック信号を出力する第2の可変遅延回路と、 上記第1の遅延クロック信号と第2の遅延クロック信号との位相差に応じて、上記第1の制御信号を出力する位相差比較遅延制御回路と、 を備え、 上記第2の可変遅延回路の遅延時間は、上記入力クロック信号の周期よりも短く設定される一方、 上記第1の可変遅延回路の遅延時間は、上記第2の可変遅延回路の遅延時間よりもほぼ上記入力クロック信号の周期の整数倍だけ長く設定されるとともに、 上記第1の可変遅延回路における少なくとも何れか1つの遅延素子からの出力を出力クロック信号として出力し得るように構成されたことを特徴とするクロック遅延回路。
IPC (1件)：
G06F1/06
FI (1件)：
G06F1/04 312A
Fターム (7件)：
5B079BC03 ,  5B079CC02 ,  5B079DD06 ,  5J001BB12 ,  5J001BB14 ,  5J001CC03 ,  5J001DD06
引用特許：
出願人引用 (1件)
  • 半導体集積回路
    公報種別：公開公報   出願番号：特願平8-230672   出願人：富士通株式会社
審査官引用 (5件)
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