特許

J-GLOBAL ID：200903011002781945

IC試験装置

発明者： 佐藤 忠亮
出願人/特許権者： 株式会社アドバンテスト
代理人 (1件)： 若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平7-308961
公開番号（公開出願番号）：特開平9-145783
出願日： 1995年11月28日
公開日（公表日）： 1997年06月06日
要約：

【要約】【課題】 CPU内のソフトウェアの負担やテストユニットのハードウェアの規模が大きくなってしまう。【解決手段】 テスタコントローラ10からテストユニット30-1〜30-nに送られてきた試験用の信号をテストヘッド40に印加するタイミングを生成し、出力するタイマユニット20を設け、また、テストユニット30-1〜30-n内に、タイマユニット20から出力されたタイミングパルスをカウントするカウンタ32-1〜32-nと、テストヘッド40に対して試験用の信号を印加するタイミング情報が格納されているレジスタ31-1〜31-nと、レジスタ31-1〜31-nに格納されているタイミング情報とカウンタ32-1〜32-nにおいてカウントされたタイミングとそれぞれを比較し、一致した場合にテストヘッド40に対して試験用の信号を出力する一致回路33-1〜33-nとを設ける。

請求項（抜粋）：

試験対象が装着されるテストヘッドと、該テストヘッドに対して試験用の信号を印加する複数のテストユニットと、該テストユニットの制御を行うテスタコントローラと、前記テストユニットと前記テスタコントローラとを接続するバス150とを有し、前記テスタコントローラ内に格納されたプログラムに従って前記試験対象の試験を行うIC試験装置において、前記テストヘッドに対して前記テストユニットから試験用の信号を印加するタイミングを決定するためのタイミングパルスを生成し、出力するタイマユニットと、該タイマユニットと前記テストユニットとを接続する専用線とを具備し、前記テストユニットのそれぞれは、前記タイマユニットから出力されるタイミングパルスをカウントし、出力するカウンタと、前記テストヘッドに対して試験用の信号を印加すべきタイミングについての情報が格納されているレジスタと、前記カウンタから出力されるタイミングパルスと前記レジスタに格納されている情報とを比較し、一致した場合に前記テストヘッドに対して試験用信号を印加する一致回路とを具備することを特徴とするIC試験装置。