特許

J-GLOBAL ID：200903011018522966

MOS型入力保護回路装置

発明者： 土井 雅文
出願人/特許権者： 松下電子工業株式会社
代理人 (1件)： 小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-037498
公開番号（公開出願番号）：特開平5-235283
出願日： 1992年02月25日
公開日（公表日）： 1993年09月10日
要約：

【要約】【目的】 半導体集積回路装置の内部回路等をサージから保護する。【構成】 図1,図2に示すように、保護回路で使用する保護トランジスタ5,8のゲート10,14を、ダイオード19,20を介してトランジスタ5,8を形成した半導体領域1,2に接続し、さらに保護素子としてのNチャンネルトランジスタ5のゲート10を抵抗素子17を介して接地電位端子33に接続し、保護素子としてのPチャンネルトランジスタ8のゲート14を抵抗素子18を介して電源電位端子34に接続した。

請求項（抜粋）：

P型半導体領域に形成されたNチャンネルトランジスタのゲートが前記P型半導体領域に形成されたN型拡散層に接続され、前記Nチャンネルトランジスタのソースと前記P型半導体領域に形成されたP型拡散層が接地電位に接続され、前記Nチャンネルトランジスタのゲートは有限な抵抗を有する素子を介して接地電位に接続され、前記Nチャンネルトランジスタのドレインが入力内部回路のゲートと入力端子に接続されていることを特徴とするMOS型入力保護回路装置。