特許

J-GLOBAL ID：200903011021020963

PLL回路およびその設計方法

発明者： 藤原 玄一
出願人/特許権者： 三菱電機株式会社
代理人 (2件)： 田澤 博昭 ,  加藤 公延
公報種別：公開公報
出願番号（国際出願番号）：特願2002-191069
公開番号（公開出願番号）：特開2004-040227
出願日： 2002年06月28日
公開日（公表日）： 2004年02月05日
要約：

【課題】低コストで、即ち簡単な構成で、ロックアップの高速化が図れるPLL回路を得る。【解決手段】位相比較を実行した出力信号が、高電圧レベル矩形波信号の時間幅と、低電圧レベル矩形波信号の時間幅との時間差が、位相差に比例しており、位相差なしの場合、高電圧レベルと低電圧レベルの矩形波信号時間幅が等しくなる位相比較器11を装備し、従来必要とされてきたループフィルタを省略し、従来のPLL回路でループフィルタが搭載されていた部分に位相比較回路11からの出力信号波形が矩形を保持するように働く波形整形回路12を装備したPLL回路。【選択図】 図1

請求項（抜粋）：

基準クロック信号と比較クロック信号との位相比較をその基準クロック信号の周期毎に実行し、高電圧レベルと低電圧レベルとの2値のみで中間値を持たない矩形波信号で、高電圧レベル矩形波信号の時間幅と低電圧レベル矩形波信号の時間幅との時間差が位相差に比例しており、位相差なしの場合にそれらの時間幅が等しくなるような矩形波信号を出力する位相比較器と、 基準クロック信号の周期毎に、高電圧レベル矩形波信号の時間幅と低電圧レベル矩形波信号の時間幅との時間差に応じて出力クロック信号の位相調整を実行する電圧制御発振器とを備え、 上記電圧制御発振器から出力される出力クロック信号をN分周(Nは自然数)した比較クロック信号として上記位相比較器に帰還することを特徴とするPLL回路。

IPC (1件)：

H03L7/085

FI (1件)：

H03L7/08 A

Fターム (10件)：

5J106AA04 ,  5J106CC01 ,  5J106CC26 ,  5J106CC27 ,  5J106CC52 ,  5J106DD01 ,  5J106JJ02 ,  5J106KK03 ,  5J106KK36 ,  5J106KK39

引用特許：

審査官引用 (1件)

• 高周波PWM制御回路
  公報種別：公開公報   出願番号：特願平6-333405   出願人：木村進