特許
J-GLOBAL ID：200903011023814517
半導体素子の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
船橋 国則
公報種別：公開公報
出願番号（国際出願番号）：特願平4-078833
公開番号（公開出願番号）：特開平5-243280
出願日： 1992年02月28日
公開日（公表日）： 1993年09月21日
要約：
【要約】【目的】 本発明は、MESFET等の電界効果型トランジスタ上に形成した絶縁膜の膜厚を制御することにより、当該トランジスタの電気的特性のうち、例えばしきい値電圧を正確に制御して、トランジスタの電気的特性の向上を図る。【構成】 第1の工程で、半導体基板11に例えば第1,第2のMESFET21,31を形成した後、第2の工程で、第1,第2のMESFET21,31を覆う状態に、しきい値電圧を変化させる応力を有する第1の絶縁膜41とこの第1の絶縁膜41に対して互いにエッチングストッパーになる第2の絶縁膜42とを、交互に積層する状態に成膜する。その後第3の工程で、しきい値電圧が所望の値になるまで、例えば第1のMESFET21上の第1,第2の絶縁膜41,42の一部分の層をエッチングにより除去する。
請求項（抜粋）：
半導体基板に電界効果型トランジスタを形成する第1の工程と、前記電界効果型トランジスタを覆う状態に、当該電界効果型トランジスタのしきい値電圧を変化させる応力を有する第1の絶縁膜と前記第1の絶縁膜に対して互いにエッチングストッパーになる第2の絶縁膜とを、交互にかつ複数層に形成する第2の工程と、前記電界効果型トランジスタのしきい値電圧が所望の値になるまで、当該電界効果型トランジスタ上の前記第1の絶縁膜の一部分と前記第2の絶縁膜の一部分とをエッチングにより除去する第3の工程とよりなることを特徴とする半導体素子の製造方法。
IPC (3件)：
H01L 21/338
, H01L 29/812
, H01L 21/318
