特許
J-GLOBAL ID：200903011069892024
デットタイム制御回路
発明者：
出願人/特許権者：
代理人 (1件)：
山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平4-238867
公開番号（公開出願番号）：特開平6-070541
出願日： 1992年08月17日
公開日（公表日）： 1994年03月11日
要約：
【要約】【目的】 スイッチング電源において、出力短絡の場合にスイッチング素子および整流素子に発生する逆電圧を軽減する。【構成】 スイッチング電源のデットタイム制御回路9に、入力電圧VINを分圧してデットタイム制御電圧に利用する回路(分圧抵抗91,ツェナーダイオード92,ダイオード93,分圧抵抗83)を付加し、入力電圧VINの変化に応じてデットタイム制御電圧を変化させる。
請求項（抜粋）：
PWM制御型のスイッチング電源用の制御回路において、入力電圧を設定された電圧以上の場合にのみ分圧する分圧回路と、基準電圧を分圧してオンデューティの最大値を決定する電圧を作るデットタイム電圧発生回路と、前記分圧回路と前記デットタイム電圧発生回路を結合して分圧された電圧をパルス幅制御回路のデットタイム制御端子へ入力するダイオード論理和回路とを備えることを特徴とするデットタイム制御回路。
IPC (2件)：
引用特許：
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