特許
J-GLOBAL ID：200903011097105313
クロック選択回路
発明者：
出願人/特許権者：
代理人 (1件)：
杉村 暁秀 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-095433
公開番号（公開出願番号）：特開平5-291895
出願日： 1992年04月15日
公開日（公表日）： 1993年11月05日
要約：
【要約】【目的】 同期したクロック信号を出力にハザードを発生させることなく選択できるクロック選択回路を提供する。【構成】 二つのクロック信号CKA,CKBを入力する2本のデータ入力端子およびセレクト入力端子を有し、セレクト入力端子に入力される信号に基づいてクロック信号を切り換えて出力するデータセレクト回路11と、このデータセレクト回路11の出力CKOおよびクロック信号CKA,CKBを入力する3入力論理回路13と、クロック選択信号SELを入力するデータ入力端子および3入力論理回路13の出力LGを入力するゲートコントロール端子を有し、クロック信号CKA,CKBおよびデータセレクト回路11の出力CKOがともに同一状態にあるときにクロック選択信号SELをスルーに出力させ、それ以外は直前のクロック選択信号SELの状態をラッチして出力するD型ラッチ回路12とを有する。
請求項（抜粋）：
二つのクロック信号をクロック選択信号に基づいて選択するクロック選択回路において、前記二つのクロック信号を入力する2本のデータ入力端子およびセレクト入力端子を有し、このセレクト入力端子に入力される信号に基づいて前記二つのクロック信号を切り換えて出力するデータセレクト回路と、このデータセレクト回路の出力および前記二つのクロック信号を入力する3入力論理回路と、前記クロック選択信号を入力するデータ入力端子および前記3入力論理回路の出力を入力するゲートコントロール端子を有し、前記二つのクロック信号および前記データセレクト回路の出力がともに同一状態にあるときに前記クロック選択信号をスルーに出力させ、それ以外は直前のクロック選択信号の状態をラッチして出力するD型ラッチ回路とを有し、このD型ラッチ回路の出力を前記データセレクト回路のセレクト入力端子に入力して、前記二つのクロック信号および前記データセレクト回路の出力がともに同一状態にあるときのみ、前記データセレクト回路において前記二つのクロック信号の切り換えを行うよう構成したことを特徴とするクロック選択回路。
IPC (2件)：
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