特許
J-GLOBAL ID：200903011105105743
計数回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-154890
公開番号（公開出願番号）：特開平9-008648
出願日： 1995年06月21日
公開日（公表日）： 1997年01月10日
要約：
【要約】【目的】出力ラッチ回路を有する計数回路において、積算値の変化点をラッチしたり、クリアによる計数回路への加数入力の消失を防ぐ。【構成】入力加数を積算するカウンタ101と、カウンタ出力の積算値をラッチするラッチ102と、カウントイネーブル信号およびラッチイネーブル信号を微分する微分回路103と、微分されたふたつの信号が同時刻にイネーブルとなる場合はラッチおよびクリアを優先しカウントイネーブルのタイミングを遅延させるタイミング制御回路104を備える。
請求項（抜粋）：
入力加数端子、カウントイネーブル端子及びクリア端子を有し入力加数の積算を行う同期式のカウンタと、ラッチイネーブル端子を有し前記カウンタの積算値をラッチする同期式のラッチ回路と、カウントイネーブル信号及びラッチイネーブル信号を入力し、クロックでそれぞれを第1及び第2の微分信号に変換する微分回路と、前記第1及び第2の微分信号のパルスを比較しタイミングが一致した場合前記第1の微分信号の当該パルスのみNビット遅延して第3の微分信号を発生するタイミング制御回路と、前記第3の微分信号で前記カウントイネーブル端子を、前記第2の微分信号で前記カウンタのクリア端子及び前記ラッチ回路のラッチイネーブル端子をそれぞれ制御することを特徴とする計数回路。
IPC (3件)：
H03K 21/08
, H03K 3/02
, H03K 19/0175
H03K 21/08 Z
, H03K 3/02 J
, H03K 19/00 101 N
