半導体集積回路

発明者：
出願人/特許権者：
代理人 (1件)：後藤洋介 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-184430
公開番号（公開出願番号）：特開平9-034585
出願日： 1995年07月20日
公開日（公表日）： 1997年02月07日
要約：

【要約】【課題】 LSIにおいてそれぞれのタイミングを固定位相にすることでLSI間タイミング設計を容易にすること。【解決手段】 LSI1,2に分配されたクロック信号ICLK1,2は、内部PLL9により入力クロック信号101とフィードバック信号104との位相が一致するように遅延制御される。PLL出力信号105は、フリップフロップ回路4とクロックの乗せ変えを行うフリップフロップ回路11に入力される。ゲート遅延回路7の出力信号は、バッファ手段8へ入力される。バッファ手段8から分配される信号は、内部PLL9に入力されるとともに、LSI1,2に入力されるデータ信号IDATを受信するフリップフロップ回路3に受信クロック信号102として供給される。

請求項（抜粋）：

入力データ信号の受信を行う第一のフリップフロップ回路と、データ信号の送信を行う第二のフリップフロップ回路と、前記第二のフリップフロップ回路の出力をLSI外部に駆動する出力手段と、前記LSIに分配されたクロック信号を前記第一のフリップフロップ回路と前記第二のフリップフロップ回路にそれぞれ遅延制御を行い受信クロック信号と送信クロック信号として供給する遅延制御クロック分配手段とを有し、データ信号の送受信を行う第一のLSI及び第二のLSIにおいて、前記遅延制御クロック分配手段は、前記第一のLSI及び前記第二のLSIに分配された前記クロック信号が前記第一のLSI及び前記第二のLSIに入力した時点の正或は逆エッヂの位相と、前記受信クロック信号の正或は逆エッヂの位相とを時間軸上でほぼ一致させ、前記第一のフリップフロップ回路に前記受信クロック信号を供給するとともに、前記第一のLSI及び前記第二のLSIに分配された前記クロック信号が前記第一のLSI及び前記第二のLSIに入力した時点の逆或は正エッヂの位相並びに前記受信クロック信号の逆或は正エッヂの位相と、前記出力手段から出力される時点の出力データ信号の変化点の位相とが時間軸上でほぼ一致する位相をもつ前記送信クロック信号を前記第二のフリップフロップ回路に供給し、前記第一のLSIと前記第二のLSIとで、それぞれに分配された前記クロック信号の位相に対し前記受信クロック信号の位相と前記出力データ信号の変化点の位相をほぼ固定位相にすることを特徴とする半導体集積回路。

IPC (5件)：

G06F 1/10 , G06F 1/12 , G11C 7/00 318 , H03L 7/08 , H04L 7/00

FI (5件)：

G06F 1/04 330 Z , G11C 7/00 318 B , H04L 7/00 A , G06F 1/04 340 D , H03L 7/08 L

引用特許：

審査官引用 (4件)

特開平4-357513
特開平3-217919
特開昭63-101919

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