特許

J-GLOBAL ID：200903011145019157

不揮発性半導体記憶装置の書き込み方法

発明者： 江守 孝之
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-278042
公開番号（公開出願番号）：特開2001-101880
出願日： 1999年09月30日
公開日（公表日）： 2001年04月13日
要約：

【要約】【課題】いわゆるAND型のメモリセルアレイに対しセルフブースト技術を適用して、電源電圧より高いバイアス印加箇所を極力減らす。【解決手段】選択された主ビット線BL1に第1電圧(0V)を、非選択の主ビット線BL2に第2電圧(1.5V)を設定し、第1選択トランジスタS11,S21をオン、第2選択トランジスタS12,S22をオフさせた状態で、選択ワード線WL1に接続されたメモリトランジスタM11,M21にチャネルが形成される第1中間電圧(4.5〜7V)を印加し、非選択ワード線WL2...に第2中間電圧(4.5V)を印加し、選択ワード線電圧を第1中間電圧から更に高い書き込み電圧(11V)に変化させる。第2中間電圧は、その印加時の副ビット線SBL2および副ソース線SSL2電位との関係で、印加後に非選択メモリトランジスタM22〜M2128にチャネルが形成されない値に設定する。

請求項（抜粋）：

第1および第2選択トランジスタと、上記第1選択トランジスタを介して主ビット線に接続された副ビット線と、上記第2選択トランジスタを介して主ソース線に接続された副ソース線と、上記副ビット線と上記副ソース線との間に並列接続された複数のメモリトランジスタとを含むメモリブロックを複数有し、さらに、異なるメモリブロック間で上記メモリトランジスタのゲートを共通接続するワード線を複数有する不揮発性半導体記憶装置の書き込み方法であって、書き込み対象となる選択メモリトランジスタを含む第1メモリブロックが接続された主ビット線に第1電圧を、選択メモリトランジスタを含まない第2メモリブロックが接続された主ビット線に上記第1電圧より高い第2電圧をそれぞれ設定し、上記第1および第2メモリブロック内で、上記第1選択トランジスタをオン、上記第2選択トランジスタをオフさせた状態で、上記選択メモリトランジスタが接続された選択ワード線に、当該選択ワード線に接続されたメモリトランジスタにチャネルが形成される第1中間電圧を印加し、上記選択ワード線以外の非選択ワード線に対し第2中間電圧を印加し、上記選択ワード線の印加電圧を、上記第1中間電圧から更に高い書き込み電圧に変化させる不揮発性半導体記憶装置の書き込み方法。

IPC (6件)：

G11C 16/02 ,  G11C 17/12 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

G11C 17/00 611 E ,  G11C 17/00 304 A ,  H01L 27/10 434 ,  H01L 29/78 371

Fターム (36件)：

5B003AA05 ,  5B003AB05 ,  5B003AB07 ,  5B003AC06 ,  5B003AC07 ,  5B003AD03 ,  5B003AD09 ,  5B025AA03 ,  5B025AB01 ,  5B025AC01 ,  5B025AD04 ,  5B025AD10 ,  5B025AE08 ,  5F001AA14 ,  5F001AC02 ,  5F001AD41 ,  5F001AD53 ,  5F001AE02 ,  5F083EP18 ,  5F083EP32 ,  5F083EP77 ,  5F083EP79 ,  5F083ER03 ,  5F083ER09 ,  5F083GA30 ,  5F083JA04 ,  5F083KA06 ,  5F083KA12 ,  5F083LA12 ,  5F083LA16 ,  5F083LA20 ,  5F101BA46 ,  5F101BC02 ,  5F101BD22 ,  5F101BD34 ,  5F101BE05