特許
J-GLOBAL ID：200903011158104382
積層型電歪/圧電素子
発明者：
,
出願人/特許権者：
代理人 (1件)：
茂見 穰
公報種別：公開公報
出願番号（国際出願番号）：特願平4-166935
公開番号（公開出願番号）：特開平5-335644
出願日： 1992年06月02日
公開日（公表日）： 1993年12月17日
要約：
【要約】【目的】 活性領域と不活性領域との境界での応力歪みの集中による応力破壊の発生を防止し、絶縁破壊を防ぎ、且つ発生する変位量を大きくする。【構成】 電歪/圧電材料12の表面に内部電極14を形成した薄板10を多数枚積層し、一対の外部電極によって各内部電極を一層おきに交互に接続する構造である。各薄板は、内部電極と一方の外部電極とを導通させるための電極引出し部16と、内部電極と他方の外部電極との導通を阻止する無電極部18を備えている。無電極部は、その幅が異なるn種類(但しnは2以上の整数)あり、その大小関係をW<SB>1 </SB><W<SB>2 </SB><...<W<SB>n </SB>とすると、各薄板を無電極部の幅に応じて...,W<SB>1 </SB>,W<SB>2 </SB>,...,W<SB>n </SB>,W<SB>n </SB>,...,W<SB>2 </SB>,W<SB>1 </SB>,W<SB>2 </SB>,...の順序で積層する。
請求項（抜粋）：
電歪/圧電材料の表面に内部電極を形成した薄板を多数枚積層し、一対の外部電極により各内部電極を交互に一層おきに接続した積層型素子において、前記薄板は、それに形成する内部電極と片側の外部電極との導通を阻止するための無電極部を備え、該無電極部は、幅が異なるn種類(但し、nは2以上の整数で、各無電極部の幅の大小はW<SB>1 </SB><W<SB>2 </SB><...<W<SB>n </SB>とする)存在し、それらの薄板が無電極部の幅に応じて、...,W<SB>1 </SB>,W<SB>2 </SB>,...,W<SB>n </SB>,W<SB>n </SB>,...,W<SB>2 </SB>,W<SB>1 </SB>,W<SB>2 </SB>,...の順序で積層されていることを特徴とする積層型電歪/圧電素子。
引用特許：
前のページに戻る
