特許
J-GLOBAL ID：200903011174489049
半導体集積回路装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-104752
公開番号（公開出願番号）：特開平11-265597
出願日： 1998年04月15日
公開日（公表日）： 1999年09月28日
要約：
【要約】【課題】 内部の被テスト記憶回路の故障の有無を早期に認識可能にしたテスト回路を有する半導体集積回路装置を得る。【解決手段】 シフトモード信号SMを“1”、テストモード信号TMを“1”とした第1のテストモード時に、比較制御信号CMPを“1”にするとテスト有効状態となる。そして、各々が故障を指示するとき“0”となる、入力データDと期待値データEXPとの比較結果(コンパレータ21の出力)、シリアル入力SI及びラッチデータ(D-FF27のデータ出力Q)のAND演算結果がNANDゲート28,29、ANDゲート30及びセレクタ26を経由してD-FF27のD入力に与えられる。
請求項（抜粋）：
内部の記憶内容に基づき、複数のビットに対応する複数の出力データが並列に出力可能な被テスト記憶回路と、前記複数の出力データに対応して設けられた複数のスキャン・フリップフロップ(S-FF)を有するテスト回路とを備え、前記複数のS-FFはそれぞれシリアル入力データとして前段のS-FFのシリアル出力データを受けることにより直列に接続され、前記複数のS-FFはそれぞれ、前記複数の出力データのうち対応する少なくとも1つの出力データと少なくとも1つの期待値データとの比較に基づき、故障の有無を指示する比較結果データを出力する比較回路と、第1のテストモード時に、前記比較結果データを含む故障判定用データ群を受け、前記故障判定用データ群うち少なくとも1つのデータが故障を指示するとき、故障を指示する前記シリアル出力データを出力する故障情報伝達手段とを備え、前記複数のS-FFのうち連続する1以上のS-FFそれぞれの前記故障情報伝達手段における前記故障判定用データ群は前記シリアル入力データをさらに含むことを特徴とする、半導体集積回路装置。
IPC (4件)：
G11C 29/00 671
, G01R 31/28
, G11C 11/413
, G11C 11/401
G11C 29/00 671 Z
, G01R 31/28 B
, G11C 11/34 341 D
, G11C 11/34 371 A
