特許

J-GLOBAL ID：200903011206031732

インタフェース回路

発明者： 小田切 英昭 ,  高橋 徳明 ,  太矢 隆士
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 香取 孝雄
公報種別：公開公報
出願番号（国際出願番号）：特願平5-220470
公開番号（公開出願番号）：特開平7-058753
出願日： 1993年08月13日
公開日（公表日）： 1995年03月03日
要約：

【要約】【目的】 回路規模や消費電力の小さなインタフェース回路を提供。【構成】 インタフェース回路10は、8ビットパラレルの入力 100に入力したATM セルを速度変換して並列度を減ずるデマルチプレクサ12から出力した4×8ビット幅の32ビットデータを蓄積する2ポートRAM 14と、この入力 100に入力した端数分のデータである53バイト目のデータを蓄積するサブメモリ回路16とを備えている。2ポートメモリ回路14に蓄積されたデータは、制御回路20による制御を受けて読み出され、マルチプレクサ18にて8ビット幅のデータに速度変換されて出力 130に出力される。次いで、サブメモリ回路16に蓄積されたデータが制御回路20による制御を受けて読み出され、マルチプレクサ18にて選択されて、出力 130に出力される。制御回路20は、2ポートRAM 14およびサブメモリ回路16における蓄積動作を制御し、これら回路におけるデータの書込動作および読出動作を禁止する機能を有している。

請求項（抜粋）：

連続する固定長のパケットデータを任意の伝送フレームに多重する、または任意の伝送フレームに多重された固定長パケットを連続するパケット流に変換するインタフェース回路において、該インタフェース回路は、mビット幅の入力データの並列度nを増して、該並列度nにて出力されるデータの出力速度を減少させるデマルチプレクサ回路と、該デマルチプレクサ回路から出力されるm×nビット幅のデータを蓄積する第1の蓄積回路と、前記固定長パケットのm×nビットの整数倍を越えた端数分の前記入力データであって、m×nビットに満たない端数分の前記mビット幅の入力データを蓄積する第2の蓄積回路と、第1の蓄積回路に蓄積されて出力したm×nビット幅のデータの並列度nを減ずる選択回路と、第1の蓄積回路および第2の蓄積回路における前記データの蓄積制御を行なう制御回路とを備え、前記入力固定長パケットは、mビット幅のデータとして前記デマルチプレクサ回路に入力されて処理されることを特徴とするインタフェース回路。

IPC (5件)：

H04L 12/28 ,  H04J 3/00 ,  H04L 7/00 ,  H04Q 3/00 ,  H04Q 11/04

FI (2件)：

H04L 11/20 E ,  H04Q 11/04 R