特許
J-GLOBAL ID：200903011279288723
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平7-063725
公開番号（公開出願番号）：特開平8-263229
出願日： 1995年03月23日
公開日（公表日）： 1996年10月11日
要約：
【要約】【目的】 データバッファを内蔵したフラッシュメモリを使用する半導体記憶装置において、書き込み動作の高速化、制御の簡略化、低価格化を実現する。【構成】 一括消去型EEPROM内にDRAMやSRAM等のデータバッファ2を設けたフラッシュメモリチップ1で構築された媒体15と、上位ホストとのデータの授受を制御するデータ制御回路14と、電源部10と、媒体15に選択的にバックアップ電力を供給するバックアップ電源12を設け、データ制御回路14のマイクロプロセッサ8はフラッシュメモリチップ1内のデータバッファ2への書き込み完了時点で上位ホストに書き込み完了を報告し、フラッシュメモリチップ1の内部でデータ制御回路14とは独立にデータバッファ2から一括消去型EEPROMへのデータ書き込みを実行する。データバッファ2から一括消去型EEPROMへのデータ書き込みはバックアップ電源12により停電時も保証される。
請求項（抜粋）：
一括消去型EEPROM素子内部に、一括消去型EEPROMよりも高速なアクセスが可能なデータバッファを内蔵したフラッシュメモリチップを複数個使用する半導体記憶装置であって、上位ホストからのアクセス命令に応答して前記データバッファを介して前記フラッシュメモリチップに対するデータの読み書きを制御するデータ制御回路と、前記フラッシュメモリチップおよび前記データ制御回路に電源を給電する電源部と、停電時に前記電源部に代わって、前記フラッシュメモリチップに選択的に電源を給電するバックアップ電源とを備え、前記データ制御回路は、前記フラッシュメモリチップに対するデータの書き込みに際して、前記データバッファに対する前記データの書き込み終了時点で、前記上位ホストに対するデータ書き込み完了報告を送出する制御論理を備えたことを特徴とする半導体記憶装置。
IPC (4件)：
G06F 3/08
, G06F 12/08
, G06F 12/08 320
, G11C 16/06
G06F 3/08 A
, G06F 12/08 B
, G06F 12/08 320
, G11C 17/00 309 Z
