特許

J-GLOBAL ID：200903011300817138

半導体装置およびその製造方法

発明者： 福本 彰
出願人/特許権者： 松下電子工業株式会社
代理人 (1件)： 池内 寛幸 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-265071
公開番号（公開出願番号）：特開2001-093984
出願日： 1999年09月20日
公開日（公表日）： 2001年04月06日
要約：

【要約】【課題】 高耐圧MOS型トランジスタと低電圧駆動MOS型トランジスタとを備え、小型で信頼性が高い半導体装置、およびその製造方法を提供する。【解決手段】 半導体基板のウェル101上に、高耐圧MOS型トランジスタのゲート電極112と低電圧駆動MOS型トランジスタのゲート電極122とを形成し、ゲート電極112および123をマスクとして不純物を注入することによって、LDD領域114および124を形成する。その後、ゲート電極112を覆うように絶縁膜202を形成する。その後、絶縁膜203を形成したのち、絶縁膜202および204を異方的にエッチングすることによって、サイドウォール123と厚いサイドウォール113とを形成する。その後、サイドウォール113および123をマスクとして不純物を注入することによって、高不純物濃度ソース・ドレイン領域115および125を形成する。

請求項（抜粋）：

半導体基板と、前記半導体基板の一部に形成された高耐圧MOS型トランジスタおよび低電圧駆動MOS型トランジスタとを備える半導体装置であって、前記高耐圧MOS型トランジスタは、第1のゲート電極と、前記第1のゲート電極の側面に形成された第1のサイドウォールと、前記半導体基板内に形成されたLDD領域および前記LDD領域よりも不純物濃度が高いソース・ドレイン領域とを備え、前記低電圧駆動MOS型トランジスタは、第2のゲート電極と、前記第2のゲート電極の側面に形成された第2のサイドウォールとを備え、前記第1のサイドウォールの幅が、前記第2のサイドウォールの幅よりも0.03μm以上大きく、前記LDD領域は、前記第1のゲート電極をマスクとして不純物を注入することによって形成され、前記ソース・ドレイン領域は、前記第1のゲート電極および前記第1のサイドウォールをマスクとして不純物を注入することによって形成されていることを特徴とする半導体装置。

IPC (2件)：

H01L 21/8234 ,  H01L 27/088

Fターム (17件)：

5F048AA01 ,  5F048AA05 ,  5F048AA07 ,  5F048AB10 ,  5F048AC01 ,  5F048AC06 ,  5F048BA01 ,  5F048BB05 ,  5F048BB16 ,  5F048BC06 ,  5F048BC07 ,  5F048BC18 ,  5F048BE03 ,  5F048BG12 ,  5F048DA25 ,  5F048DA27 ,  5F048DA30