特許

J-GLOBAL ID：200903011312950917

半導体装置の製造方法

発明者： 中嶋 英晴
出願人/特許権者： ソニー株式会社
代理人 (1件)： 杉浦 正知
公報種別：公開公報
出願番号（国際出願番号）：特願平9-218620
公開番号（公開出願番号）：特開平11-067765
出願日： 1997年08月13日
公開日（公表日）： 1999年03月09日
要約：

【要約】【課題】 層間絶縁膜の表面を平坦化する際に、制御性および生産性が共に良好で、十分な平坦度を確保することができる半導体装置の製造方法を提供する。【解決手段】 Si基板1上に周辺回路部素子領域3と、これよりも高さが高いメモリセル部素子領域2を形成し、Si基板1の全面に層間絶縁膜4を形成する。レジストパターン5をマスクとして層間絶縁膜4を選択的にエッチングし、層間絶縁膜4のうち、メモリセル部素子領域2の周辺部近傍の領域に対応する部分と、メモリセル部素子領域2の内部の領域に対応する部分とに突起部7を形成したのち、レジストパターン5を除去し、CMP法により突起部7を除去する。突起部7が形成された層間絶縁膜4上に、バイアスECR-CVD法により層間絶縁膜8を形成し、突起部7を除去するとともに、層間絶縁膜8の表面を平坦化してもよい。

請求項（抜粋）：

半導体基板上に第1の素子領域およびこの第1の素子領域より表面の高さが高い第2の素子領域を形成する工程と、上記半導体基板の全面に層間絶縁膜を形成する工程と、エッチングにより、上記層間絶縁膜のうち、上記第2の素子領域の周辺部近傍の領域に対応する部分と、上記第2の素子領域の内部の領域に対応する部分の少なくとも一部とに突起部を形成する工程と、上記層間絶縁膜を研磨して少なくとも上記突起部を除去する工程とを有することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/3205 ,  H01L 21/304 321 ,  H01L 21/31

FI (3件)：

H01L 21/88 K ,  H01L 21/304 321 S ,  H01L 21/95