マルチプロセッサコンピュータシステムのための分割ディレクトリベースのキャッシュコヒーレンシ技術

発明者： ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外5名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-557196
公開番号（公開出願番号）：特表2002-519785
出願日： 1999年04月13日
公開日（公表日）： 2002年07月02日
要約：

【要約】分割ディレクトリベースのキャッシュコヒーレンシ技術はメモリ内の2次ディレクトリを利用してマルチプロセッサコンピュータシステム(60)内の2つ以上のプロセッサ(16)キャッシュがメモリ(50)の同じラインを含むときを表示するために用いられるビットマスクを実現し、これによりコヒーレンシ動作を実行するために必要とされる検索およびコヒーレンシシステムをサポートするために必要なメモリ(50)の全体的なサイズを低減する。この技術は、メモリのライン(104)へのコヒーレンシタグ(106)の付加を含み、これにより各プロセッサ(16)キャッシュ(102)を読出してメモリのライン(104)がキャッシュ(102)に含まれるかどうかを見る必要なしにその状態を追跡することが可能になる。この態様では、比較的短いキャッシュコヒーレンシコマンドのみが、主データ経路バスによる代わりに(セブリングリングを含み得る)通信ネットワーク(68)により伝送される必要があり、このため主バスがキャッシュコヒーレンシデータ伝送によって減速されることがなくなり、一方で他のキャッシュコヒーレンシ技術に特有の帯域幅限界を除去する。開示される技術をさらに拡張してマルチプロセッサ同期化のための要件と互換性のあるバスベースのシステムのバスロック能力を組込んでもよい。

請求項（抜粋）：

マルチプロセッサコンピュータシステムであって、複数個のプロセッサを含み、前記複数個のプロセッサの各々は関連付けられたデータキャッシュを有し、さらに、主メモリと、前記複数個のプロセッサを前記主メモリと双方向に結合してその間のデータの通信を可能にする通信ネットワークとを含み、前記主メモリはその中に複数のエントリを有する少なくとも1つのディレクトリを含み、前記エントリの各々は、前記コンピュータシステム内の前記複数個のプロセッサの各々に対するビットロケーションを含む、マルチプロセッサコンピュータシステム。

IPC (3件)：

G06F 12/08 531 , G06F 12/08 , G06F 15/177 682

FI (3件)：

G06F 12/08 531 B , G06F 12/08 531 E , G06F 15/177 682 J

Fターム (9件)：

5B005JJ22 , 5B005KK14 , 5B005MM01 , 5B005NN42 , 5B005PP11 , 5B005PP21 , 5B005PP28 , 5B045DD01 , 5B045DD13

前のページに戻る