特許

J-GLOBAL ID：200903011416469790

プログラム回路

発明者： 谷崎 弘晃 ,  日高 秀人 ,  冨嶋 茂樹
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-185939
公開番号（公開出願番号）：特開2000-021192
出願日： 1998年07月01日
公開日（公表日）： 2000年01月21日
要約：

【要約】【課題】 スタンバイ状態でのサブスレッショルド電流を低減することができるプログラム回路を提供する。【解決手段】 各々が対応するヒューズF0a-Fna,F0b-Fnbと接地ノードVssとの間に接続されるNチャネルMOSトランジスタQN0a-QNna,QN0b-QNnbと、判定ノードNと接地ノードVssとの間に接続されスタンバイ状態でオンになるNチャネルMOSトランジスタQNLと、電源ノードVddと判定ノードNとの間に接続されスタンバイ状態でオフになるPチャネルMOSトランジスタQPH1,QPH2とを設ける。

請求項（抜粋）：

不良アドレスがプログラム可能であって、アクティブ状態およびスタンバイ状態を有し、アクティブ状態で入力アドレスがそのプログラムされた不良アドレスと一致するとき冗長回路を活性化するプログラム回路であって、前記冗長回路を活性化するか否かを判定するための信号が生成される判定ノードと、アクティブ状態であって前記入力アドレスが与えられる前に前記判定ノードを電源電圧にプリチャージするプリチャージ手段と、各々が前記判定ノードに接続された複数のヒューズと、前記複数のヒューズに対応して設けられ、各々が対応するヒューズと接地ノードとの間に接続されかつ前記入力アドレスの対応するビットの信号またはその相補的な信号を受けるゲートを有する複数の第1のトランジスタと、前記判定ノードと接地ノードとの間に接続され、スタンバイ状態でオンになりアクティブ状態でオフになる第2のトランジスタとを備える、プログラム回路。

Fターム (4件)：

5L106AA01 ,  5L106CC04 ,  5L106CC12 ,  5L106CC22