特許
J-GLOBAL ID：200903011417430358
ダブルゲートMOSデバイス
発明者：
出願人/特許権者：
代理人 (1件)：
山口 巖
公報種別：公開公報
出願番号（国際出願番号）：特願平4-317571
公開番号（公開出願番号）：特開平6-163908
出願日： 1992年11月27日
公開日（公表日）： 1994年06月10日
要約：
【要約】【目的】第一ゲートおよび第二ゲートにより電圧駆動されるサイリスタをオフ時には第一ゲート電圧を先にオフしてIGBT動作をさせるダブルゲートMOSデバイスの空乏層によるオン電流制限効果を抑制し、またターンオフ耐量を向上させる。【構成】第一ゲート部をトレンチ構造にすることにより空乏層による電流制限効果を抑制し、第一、第二両ゲート部をトレンチ構造にすることにより、セル密度を増大させてターンオフ時の掃き出し電流の量を減らし、均一に掃き出すことが可能になり、エミッタ領域直下への電流の集中による寄生サイリスタの動作が阻止され、ラッチアップを防止してターンオフ耐量を向上させることができる。さらに、ターンオフを高速化することにより、飽和電圧とターンオフ損失のトレードオフ関係も改善される。
請求項（抜粋）：
一側に第二導電形のコレクタ層が接する第一導電形層の他側に第二導電形のベース層が接し、その第二導電形ベース層の表面層に選択的に第一導電形のベース領域が形成され、その第一導電形のベース領域の表面層に選択的に第二導電形のエミッタ領域が形成され、エミッタ電極がエミッタ領域表面および第一導電形ベース領域の露出面に共通に接触し、コレクタ電極がコレクタ層の表面に接触し、第一ゲート電極がエミッタ領域、第一導電形ベース領域および第二導電形ベース層を貫通し第一導電形層に達する溝の中に絶縁膜を介して設けられ、第二ゲート電極が第二導電形ベース層の露出面上から第一導電形ベース領域の露出面上をエミッタ領域表面上にかけて絶縁膜を介して設けられたことを特徴とするダブルゲートMOSデバイス。
FI (2件)：
H01L 29/78 321 J
, H01L 29/78 321 V
