特許

J-GLOBAL ID：200903011419993171

集積回路内のメタルインターコネクションの製造法

発明者： フィリップ ガイエ
出願人/特許権者： エステーミクロエレクトロニクス ソシエテ アノニム ,  フランス テレコム
代理人 (1件)： 山本 恵一
公報種別：公開公報
出願番号（国際出願番号）：特願平10-349335
公開番号（公開出願番号）：特開平11-238797
出願日： 1998年11月25日
公開日（公表日）： 1999年08月31日
要約：

【要約】【課題】 メタルで満たされたビアにより局部的にクロスしている絶縁層で分離されている幾つかの導電体のレベルを含む構造を作る新奇な方法を提供する。【解決手段】 本発明は規定の方法でエッチングすることが難しい材料で作られた誘電体層がサポートの上に形成されている該誘電体層の厚さを、前記材料の層に要求される厚さを有する犠牲層を該サポートの上に形成すること;パターンに基づき該犠牲層にオープニングを作ること;該オープニング内にメタライゼーションを形成すること、該犠牲層を除去すること;更にメタルパターンの厚さに等しい厚さを少なくとも越える前記材料の層を堆積すること;の段階を含み、決められたパターンに基づき満たすメタライゼーションの製造法に関する。

請求項（抜粋）：

規定の方法でエッチングすることが難しい材料で作られた誘電体層(38)がサポート(31)の上に形成されている該誘電体層(38)の厚さを、次の段階:前記材料の層に所望の厚さを有する犠牲層(32)を該サポート(31)の上に形成すること;決められたパターンに基づき該犠牲層にオープニングを作ること;メタルを堆積することにより該オープニング内にメタライゼーション(36)を形成し、該犠牲層のレベルに再エッチングすること;該犠牲層を除去すること;メタルパターンの厚さに等しい厚さを少なくとも越える前記材料の層(37)を堆積すること;を含み、決められたパターンに基づき満たすメタライゼーション(36)の製造法。