特許
J-GLOBAL ID：200903011438291846
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-187762
公開番号（公開出願番号）：特開平6-036591
出願日： 1992年07月15日
公開日（公表日）： 1994年02月10日
要約：
【要約】 (修正有)【目的】 同期型DRAM等の半導体記憶装置における列方向の冗長回路構成に関し、出力確定時間を高速化する。【構成】 正規及び予備からなるメモリセルアレイと、正規列選択回路及び予備列選択回路と、読み出し増幅回路及び書き込み回路とを備えたメモリバンク201を複数個有し、メモリバンク201毎に並列直列変換回路202及び直列並列変換回路203を設け外部と入出力を行う半導体記憶装置であって、外部アドレスより正規及び予備メモリバンク選択信号212a,212bを発生させるメモリバンク選択回路208と、不良列アドレスを記憶し列アドレスが入力された時に不良かどうかを検出し、正規列非活性化信号211aを発生させるアドレス比較回路207とを備え、並列直列変換回路202の出力部を、正規列非活性化信号211bと正規及び予備メモリバンク選択信号212a,212bにより制御されるスイッチ回路で構成し、これらの信号により出力経路を切り換える。
請求項（抜粋）：
正規メモリセル及び予備メモリセルからなるメモリセルアレイと、正規列選択回路及び予備列選択回路と、読み出し増幅回路及び書き込み回路とを備えたメモリバンクを複数個有し、前記メモリバンク毎に並列直列変換回路及び直列並列変換回路を設け外部と入出力を行う半導体記憶装置において、外部アドレスより正規メモリバンク選択信号及び予備メモリバンク選択信号を発生させるメモリバンク選択回路と、不良列アドレスを記憶し列アドレスが入力された時にその列アドレスが前記不良列アドレスであるかどうかを検出し、その検出結果をもとに正規列非活性化信号を発生させるアドレス比較回路とを備え、前記メモリバンク毎に設けられた並列直列変換回路の出力部を、前記正規列非活性化信号と前記正規メモリバンク選択信号及び前記予備メモリバンク選択信号により制御されるスイッチ回路で構成し、前記正規列非活性化信号と前記正規メモリバンク選択信号及び前記予備メモリバンク選択信号により出力経路を切り換えることを特徴とする半導体記憶装置。
IPC (3件)：
G11C 29/00 301
, G06F 12/16 310
, G11C 11/401
