特許

J-GLOBAL ID：200903011445539632

半導体不揮発性記憶装置

発明者： 信方 浩美 ,  佐鳥 謙一
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平5-323896
公開番号（公開出願番号）：特開平7-122080
出願日： 1993年12月22日
公開日（公表日）： 1995年05月12日
要約：

【要約】【目的】ビット毎ベリファイ動作の短縮化を図れ、高速読み出しを実現できる半導体不揮発性記憶装置を提供する。【構成】ビット線BLaに接続されたメモリセルアレイ(a)と、ビット線BLbに接続されたメモリセルアレイ(b)と、第1および第2のノードを有するラッチ型センスアンプS/Aと、ビット線BLaと第1のノードとを作動的に接続するトランジスタNT10aと、ビット線BLbと第2のノードとを作動的に接続するトランジスタNT10bと、ビット線BLa,bをプリチャージするプリチャージ回路と、センスアンプをイコライズするイコライズ回路EQLとを有し、ベリファイ読み出し時に、リファレンス側となるビット線に接続されたトランジスタのゲート電極に対し、ビット線のプリチャージ電圧にトランジスタのしきい値電圧を加えた電圧以下のレベルに設定した制御信号を入力させる。

請求項（抜粋）：

第1および第2のビット線と、上記第1のビット線に接続された第1のメモリセルアレイと、上記第2のビット線に接続された第2のメモリセルアレイと、相補的レベルを保持する第1および第2のノードを有するラッチ型センスアンプと、上記第1のビット線と上記第1のノードとを第1の制御信号の入力に応じて作動的に接続する第1のゲートと、上記第2のビット線と上記第2のノードとを第2の制御信号の入力に応じて作動的に接続する第2のゲートと、上記第1および第2のビット線を所定の電圧にプリチャージするプリチャージ回路と、上記センスアンプの第1および第2のノードをイコライズするイコライズ回路と、上記第1のビット線と上記プリチャージ回路のプリチャージ電圧より低い電圧供給源との間に直列に接続され、一のゲート電極が上記第2のノードに接続され、他のゲート電極が第1の活性化信号の入力ラインに接続された複数のトランジスタと、上記第2のビット線と上記プリチャージ回路のプリチャージ電圧より低い電圧供給源との間に直列に接続され、一のゲート電極が上記第1のノードに接続され、他のゲート電極が第2の活性化信号の入力ラインに接続された複数のトランジスタとを有し、ベリファイ読み出し時に、リファレンス側となるビット線に接続されたトランジスタのゲート電極に活性化信号を入力させて当該トランジスタを導通させることを特徴とする半導体不揮発性記憶装置。