特許

J-GLOBAL ID：200903011447700856

半導体集積回路試験装置及び方法

発明者： 河原崎 太
出願人/特許権者： 安藤電気株式会社
代理人 (1件)： 志賀 正武 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-399677
公開番号（公開出願番号）：特開2003-194891
出願日： 2001年12月28日
公開日（公表日）： 2003年07月09日
要約：

【要約】【課題】 フラッシュメモリ等の特定の大きさのブロックを単位として、データの書き込み、読み出し、及び消去を行う被試験対象の試験を効率的に行うことができる半導体集積回路試験装置及び方法を提供する。【解決手段】 被試験メモリ20からの出力信号SG6の内容と期待信号SG5に含まれる期待値とを比較する比較部13の比較結果に基づいて、被試験メモリ20の使用不可能なブロック(バッドブロック)の判定を行い、そのブロックを特定するブロックアドレスを記憶するバッドブロック判定部15を備える。シーケンス制御部10は、パターン発生部11から出力されるアドレスがバッドブロック判定部15に記憶されているブロックアドレスで特定されるブロックに含まれる場合には、そのブロックに対する試験を中止する制御を行う。

請求項（抜粋）：

特定の大きさのブロックを単位としてデータを取り扱う被試験対象の試験を行う半導体集積回路試験装置であって、前記被試験対象の試験を行うアドレス、試験パターン、及び期待値を発生する信号発生部と、前記アドレス及び前記試験パターンを前記被試験対象に印加して得られる信号と前記期待値とを比較する比較部と、前記比較部の比較結果に基づいて、前記被試験対象に印加したアドレスが含まれるブロックの良否を判定する良否判定部と、前記良否判定部で不良と判定された場合に、不良と判定されたブロックに対する試験を終了する制御を行う制御部とを備えることを特徴とする半導体集積回路試験装置。

IPC (2件)：

G01R 31/28 ,  G11C 29/00 652

FI (3件)：

G11C 29/00 652 ,  G01R 31/28 H ,  G01R 31/28 B

Fターム (13件)：

2G132AA09 ,  2G132AC03 ,  2G132AE06 ,  2G132AE14 ,  2G132AE18 ,  2G132AE19 ,  2G132AE22 ,  2G132AE23 ,  2G132AG01 ,  2G132AL09 ,  5L106AA10 ,  5L106DD22 ,  5L106DD23