特許

J-GLOBAL ID：200903011456587353

半導体装置の製造方法及び半導体装置

発明者： 角野 潤
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-003516
公開番号（公開出願番号）：特開2001-196462
出願日： 2000年01月12日
公開日（公表日）： 2001年07月19日
要約：

【要約】【課題】 TEOS膜を用いてサイドウォールを形成する半導体装置において、ソース形成領域に導入される結晶欠陥を低減する。【解決手段】 半導体基板上に2つのゲート電極を形成し、該ゲート電極に挟まれた領域に自己整合的にソース領域を形成する半導体装置の製造方法において、TEOS膜形成工程前に、該ゲート電極の側壁を熱酸化する熱酸化工程を行なう。

請求項（抜粋）：

半導体基板上に2つのゲート電極を形成し、該ゲート電極に挟まれた領域に自己整合的にソース領域を形成する半導体装置の製造方法であって、半導体基板上に、多結晶シリコンからなる2つのゲート電極を略平行に形成する工程と、該ゲート電極をマスクに用いたイオン注入により、該ゲート電極に挟まれた領域に、自己整合的にソース領域を形成する工程と、該半導体基板の全面を覆うようにTEOS膜を形成するTEOS膜形成工程と、該TEOS膜をエッチングして、該ゲート電極の両側の側壁上に該TEOS膜を残し、これをサイドウォールとする工程と、を含み、該TEOS膜形成工程前に、該ゲート電極の側壁を熱酸化する熱酸化工程を含むことを特徴とする半導体装置の製造方法。

IPC (8件)：

H01L 21/8234 ,  H01L 27/088 ,  H01L 27/115 ,  H01L 29/78 ,  H01L 21/336 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (6件)：

H01L 27/08 102 C ,  H01L 27/08 102 B ,  H01L 27/10 434 ,  H01L 29/78 301 Q ,  H01L 29/78 301 L ,  H01L 29/78 371

Fターム (67件)：

5F001AA02 ,  5F001AA25 ,  5F001AB08 ,  5F001AD10 ,  5F001AD15 ,  5F001AD17 ,  5F001AD19 ,  5F001AF05 ,  5F001AF25 ,  5F001AG02 ,  5F001AG07 ,  5F001AG10 ,  5F001AG12 ,  5F001AG17 ,  5F040DA00 ,  5F040DC01 ,  5F040DC10 ,  5F040EA08 ,  5F040EC00 ,  5F040EC07 ,  5F040EF02 ,  5F040EF18 ,  5F040FA00 ,  5F040FA03 ,  5F040FA04 ,  5F040FA05 ,  5F040FA12 ,  5F040FA16 ,  5F040FA19 ,  5F040FB02 ,  5F040FB04 ,  5F048AB01 ,  5F048AC01 ,  5F048BA01 ,  5F048BA10 ,  5F048BB01 ,  5F048BB05 ,  5F048BC03 ,  5F048BC06 ,  5F048DA18 ,  5F048DA25 ,  5F048DA30 ,  5F083EP23 ,  5F083EP63 ,  5F083EP68 ,  5F083ER21 ,  5F083GA06 ,  5F083JA32 ,  5F083PR03 ,  5F083PR09 ,  5F083PR12 ,  5F083PR29 ,  5F083PR36 ,  5F101BA02 ,  5F101BA07 ,  5F101BB05 ,  5F101BD05 ,  5F101BD07 ,  5F101BD10 ,  5F101BD50 ,  5F101BF01 ,  5F101BF09 ,  5F101BH03 ,  5F101BH09 ,  5F101BH14 ,  5F101BH19 ,  5F101BH30